JPH037142B2 - - Google Patents
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- Publication number
- JPH037142B2 JPH037142B2 JP58041673A JP4167383A JPH037142B2 JP H037142 B2 JPH037142 B2 JP H037142B2 JP 58041673 A JP58041673 A JP 58041673A JP 4167383 A JP4167383 A JP 4167383A JP H037142 B2 JPH037142 B2 JP H037142B2
- Authority
- JP
- Japan
- Prior art keywords
- pad
- output
- buffer
- drain region
- width
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/427—Power or ground buses
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/951—Materials of bond pads
- H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体論理装置に係り、特にCMOS
入出力（Ｉ／Ｏ）バツフアーに関するものであ
る。
入出力（Ｉ／Ｏ）バツフアーに関するものであ
る。
CMOS−ICは、現在、その低消費電力の有利
性のため、種々の分野で使用されている。又、高
集積化についても他の素子に比べて進んでいる。
そのためCMOS−ICにおいて多ピン化がより一
層必要となつてきている。
性のため、種々の分野で使用されている。又、高
集積化についても他の素子に比べて進んでいる。
そのためCMOS−ICにおいて多ピン化がより一
層必要となつてきている。
第１図はCMOS−ICのｌ／Ｏバツフアーの回
路図である。１は入力バツフアーであり、２は出
力バツフアーである。３は入力保護回路である。
４は出力バツフアーの入力端子で６は入力バツフ
アーの出力端子である。５はＩ／Ｏバツフアーの
入出端子である。
路図である。１は入力バツフアーであり、２は出
力バツフアーである。３は入力保護回路である。
４は出力バツフアーの入力端子で６は入力バツフ
アーの出力端子である。５はＩ／Ｏバツフアーの
入出端子である。
第１図のＩ／Ｏバツフアーのマスクパターン図
は第２図のような形が一般に使用される。
は第２図のような形が一般に使用される。
パツド１１の両側に出力バツフアーを形成す
る、ＰチヤンネルトランジスタとＮチヤンネルト
ランジスタを配置して（１２，１３）いる、１
２，１３に配置されたトランジスタの間に入力保
護回路１４入力バツフアー１５を配置してあるの
が一般的である。１２，１３に配置されるトラン
ジスタのパターンを第３図に示す。トランジスタ
を形成するゲート領域２１，２１′、ソース領域
２２，２２′、ドレイン領域２４，２４′、ソース
領域に電位を供給するアルミ配線を２３，２３′、
ドレイン領域より出力を取り出すアルミ配線を２
５，２５′、２５，２５′はパツドと接続される。
る、ＰチヤンネルトランジスタとＮチヤンネルト
ランジスタを配置して（１２，１３）いる、１
２，１３に配置されたトランジスタの間に入力保
護回路１４入力バツフアー１５を配置してあるの
が一般的である。１２，１３に配置されるトラン
ジスタのパターンを第３図に示す。トランジスタ
を形成するゲート領域２１，２１′、ソース領域
２２，２２′、ドレイン領域２４，２４′、ソース
領域に電位を供給するアルミ配線を２３，２３′、
ドレイン領域より出力を取り出すアルミ配線を２
５，２５′、２５，２５′はパツドと接続される。
パターンの形状においても第３図に示すような
形をしている。
形をしている。
今、CMOSゲートアレイというCMOS−ICに
ついて考えてみる。ゲートアレイという回路は
IC内部にトランジスタがアレイ状に配置されて
いて、又ICの周辺部にＩ／Ｏバツフアーを配置
されている回路である。この様な回路においても
基本的には第１図に示すような回路がICの周辺
部に配置されている。このような回路をICチツ
プの周辺部にきれめなく配置してもＩ／Ｏバツフ
アーブロツクの幅ｘとチツプサイズｙ×ｙより配
線できる数は4y／ｘ以下であるのであるという
制限が出るため極力Ｉ／Ｏバツフアーブロツクの
幅ｘを小さくする必要がある。
ついて考えてみる。ゲートアレイという回路は
IC内部にトランジスタがアレイ状に配置されて
いて、又ICの周辺部にＩ／Ｏバツフアーを配置
されている回路である。この様な回路においても
基本的には第１図に示すような回路がICの周辺
部に配置されている。このような回路をICチツ
プの周辺部にきれめなく配置してもＩ／Ｏバツフ
アーブロツクの幅ｘとチツプサイズｙ×ｙより配
線できる数は4y／ｘ以下であるのであるという
制限が出るため極力Ｉ／Ｏバツフアーブロツクの
幅ｘを小さくする必要がある。
本発明の目的はこのような欠点を解決した半導
体論理装置を提供することにある。
体論理装置を提供することにある。
本発明によれば、半導体基板の周辺部に配置さ
れたパツドの各側部に出力バツフアー用の電界効
果トランジスタを有し、このトランジスタはパツ
ド側からドレイン領域、ゲート電極、ソース領域
の順で配置され、それぞれパツドの側部から半導
体基板の中央部に向けて延在しており、ソース領
域は半導体基板の中央部に向かう程幅広となつて
パツド側に広がつており、ゲート電極およびドレ
イン領域はこのソース領域の幅の変化に従つてパ
ツド側にそれらの位置を変位している半導体装置
を得る。
れたパツドの各側部に出力バツフアー用の電界効
果トランジスタを有し、このトランジスタはパツ
ド側からドレイン領域、ゲート電極、ソース領域
の順で配置され、それぞれパツドの側部から半導
体基板の中央部に向けて延在しており、ソース領
域は半導体基板の中央部に向かう程幅広となつて
パツド側に広がつており、ゲート電極およびドレ
イン領域はこのソース領域の幅の変化に従つてパ
ツド側にそれらの位置を変位している半導体装置
を得る。
次に第４図によつて本発明の一実施例について
説明する。
説明する。
このためにＩ／Ｏバツフアーの配置できる数を
増やす為に第４図に示すようなマスクパターンを
形成することによりＩ／Ｏバツフアーブロツクの
巾を小さくしてより多くのＩ／ＯピンをもつIC
が実現できる。
増やす為に第４図に示すようなマスクパターンを
形成することによりＩ／Ｏバツフアーブロツクの
巾を小さくしてより多くのＩ／ＯピンをもつIC
が実現できる。
すなわちソース領域を出力バツフアーとしての
電気的特性に影響を与えない範囲で、パツドに近
い所のソース領域と、ソース領域に電位を供給す
るアルミ配線を曲げることである。
電気的特性に影響を与えない範囲で、パツドに近
い所のソース領域と、ソース領域に電位を供給す
るアルミ配線を曲げることである。
従来はソース領域２２，２２′とソース領域に
電位供給するアルミ配線２３，２３′は長方形の
形をしていて、出力バツフアーのドライブ電流を
供給できるに十分なアルミ巾をしていた。しかし
実際には、出力バツフアのドライブ電流を供給で
きるに十分なアルミ巾は、出力バツフアーにソー
ス電位を供給する根元（第４図で言うとＡの領
域）であればよく、ソース領域全体にわたつて同
一なアルミ巾でなくてもよい。
電位供給するアルミ配線２３，２３′は長方形の
形をしていて、出力バツフアーのドライブ電流を
供給できるに十分なアルミ巾をしていた。しかし
実際には、出力バツフアのドライブ電流を供給で
きるに十分なアルミ巾は、出力バツフアーにソー
ス電位を供給する根元（第４図で言うとＡの領
域）であればよく、ソース領域全体にわたつて同
一なアルミ巾でなくてもよい。
また第４図におけるＢの領域においては、リー
ス領域３２の形状は基本的には、ソース領域は供
給電位のアルミ配線とコンタクトが取れる最小の
寸法でよく、アルミ配線巾も、この領域では出力
ドライブ電流に寄与する分が小さい為アルミ配線
巾は広くとる必要はなくコンタクトをカバーでき
る最小寸法でよい。すなわち、ソース領域３２，
３２′もソース領域に電位を供給するアルミ配線
３３，３３′も同一な大きさである必要はなく、
必要な大きさに徐々に小さく変化させてよいこと
になる。しかし出力トランジスタのドレイン領域
３４，３４′の大きさは、出力規格、たとえば、
静電破壊強度等の為ドレイン巾の大きさ、又出力
を取り出すアルミ配線３５，３５′を徐々に小さ
く変化させることはできない、のような考えをも
とに出力バツフアー部のソース部３２，３２′ソ
ース部に電位を供給しているアルミ配線３３，３
３′を、段々と狭め、又ソース部、アルミ配線の
段々と狭めてゆく変化に応じてゲート３１，３
１′、ドレイン領域３４，３４′、出力を取り出す
アルミ配線３５，３５′を同一大きさのまま変化
させることにより、Ｉ／Ｏバツフアーのブロツク
サイズを小さくすることができ、チツプサイズを
従来のままでもＩ／Ｏバツフアーの配置数が増え
るという利点を有する。
ス領域３２の形状は基本的には、ソース領域は供
給電位のアルミ配線とコンタクトが取れる最小の
寸法でよく、アルミ配線巾も、この領域では出力
ドライブ電流に寄与する分が小さい為アルミ配線
巾は広くとる必要はなくコンタクトをカバーでき
る最小寸法でよい。すなわち、ソース領域３２，
３２′もソース領域に電位を供給するアルミ配線
３３，３３′も同一な大きさである必要はなく、
必要な大きさに徐々に小さく変化させてよいこと
になる。しかし出力トランジスタのドレイン領域
３４，３４′の大きさは、出力規格、たとえば、
静電破壊強度等の為ドレイン巾の大きさ、又出力
を取り出すアルミ配線３５，３５′を徐々に小さ
く変化させることはできない、のような考えをも
とに出力バツフアー部のソース部３２，３２′ソ
ース部に電位を供給しているアルミ配線３３，３
３′を、段々と狭め、又ソース部、アルミ配線の
段々と狭めてゆく変化に応じてゲート３１，３
１′、ドレイン領域３４，３４′、出力を取り出す
アルミ配線３５，３５′を同一大きさのまま変化
させることにより、Ｉ／Ｏバツフアーのブロツク
サイズを小さくすることができ、チツプサイズを
従来のままでもＩ／Ｏバツフアーの配置数が増え
るという利点を有する。
第１図は基本的なＩ／Ｏバツフアー回路であ
り、第２図はのそのマスクパターン図である。第
３図はＩ／Ｏバツフアー回路のうち出力バツフア
ー部のみをぬき出したマスクパターン図である。
第４図は本発明による出力バツアー部のマスクパ
ターン図である。 １……入力バツフアー、２……出力バツフア
ー、３……入力保護回路、４……出力バツフアー
の入力端子、５……Ｉ／Ｏバツフアー回路の入出
力端子（パツド）、６……入力バツフアーの出力
端子、１１……Ｉ／Ｏバツフアー回路の入・出力
端子（パツド）、１２，１３……出力バツフアー、
１４……入力保護回路、１５……入力バツフア
ー、２１，２１′，３１，３１′……出力バツフア
ーゲート、２２，２２′，３２，３２′……出力ト
ランジスタのソース領域、２３，２３′，３３，
３３′……出力トランジスタのソース領域に電位
を供給するアルミ配線、２４，２４′，３４，３
４′……出力トランジスタのドレイン領域、２５，
２５′，３５，３５′……出力トランジスタのドレ
イン領域の出力を取り出すアルミ配線。
り、第２図はのそのマスクパターン図である。第
３図はＩ／Ｏバツフアー回路のうち出力バツフア
ー部のみをぬき出したマスクパターン図である。
第４図は本発明による出力バツアー部のマスクパ
ターン図である。 １……入力バツフアー、２……出力バツフア
ー、３……入力保護回路、４……出力バツフアー
の入力端子、５……Ｉ／Ｏバツフアー回路の入出
力端子（パツド）、６……入力バツフアーの出力
端子、１１……Ｉ／Ｏバツフアー回路の入・出力
端子（パツド）、１２，１３……出力バツフアー、
１４……入力保護回路、１５……入力バツフア
ー、２１，２１′，３１，３１′……出力バツフア
ーゲート、２２，２２′，３２，３２′……出力ト
ランジスタのソース領域、２３，２３′，３３，
３３′……出力トランジスタのソース領域に電位
を供給するアルミ配線、２４，２４′，３４，３
４′……出力トランジスタのドレイン領域、２５，
２５′，３５，３５′……出力トランジスタのドレ
イン領域の出力を取り出すアルミ配線。
Claims (1)
- １ 半導体基板の周辺部に形成されたパツドと、
該パツドの両側部にそれぞれ形成された出力バツ
フアー用電界効果トランジスタとを有し、前記出
力バツフアー用電界効果トランジスタの各々は前
記パツドに近く配置されて前記パツドの側部から
前記半導体基板の中央部に向けて延在するドレイ
ン領域と該ドレイン領域に隣接して形成されたゲ
ート電極と該ゲート電極の前記パツド側とは反対
側に該ゲート電極に隣接し且つ前記ドレイン領域
と所定の間隔で該ドレイン領域と対面しながら延
在するソース領域とを含み、前記各ソース領域
は、前記パツドの側部から前記半導体基板の中央
部に向うに従つて該パツド側に幅が広がるように
形成され、該ソース領域の幅の変化にともなつて
前記ゲート電極および前記ドレイン領域が前記パ
ツド側にそれらの位置を変位するとともに、前記
各ソース領域はその実質的全面で接触する配線の
接触部を前記パツドに近づく程幅狭としたことを
特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58041673A JPS59167049A (ja) | 1983-03-14 | 1983-03-14 | 半導体装置 |
| US06/589,371 US4631571A (en) | 1983-03-14 | 1984-03-14 | Semiconductor device for use in a large scale integration circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58041673A JPS59167049A (ja) | 1983-03-14 | 1983-03-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59167049A JPS59167049A (ja) | 1984-09-20 |
| JPH037142B2 true JPH037142B2 (ja) | 1991-01-31 |
Family
ID=12614918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58041673A Granted JPS59167049A (ja) | 1983-03-14 | 1983-03-14 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4631571A (ja) |
| JP (1) | JPS59167049A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610089A (en) * | 1983-12-26 | 1997-03-11 | Hitachi, Ltd. | Method of fabrication of semiconductor integrated circuit device |
| US5276346A (en) * | 1983-12-26 | 1994-01-04 | Hitachi, Ltd. | Semiconductor integrated circuit device having protective/output elements and internal circuits |
| US5300796A (en) * | 1988-06-29 | 1994-04-05 | Hitachi, Ltd. | Semiconductor device having an internal cell array region and a peripheral region surrounding the internal cell array for providing input/output basic cells |
| JP2710953B2 (ja) * | 1988-06-29 | 1998-02-10 | 株式会社日立製作所 | 半導体装置 |
| US5289036A (en) * | 1991-01-22 | 1994-02-22 | Nec Corporation | Resin sealed semiconductor integrated circuit |
| US5598009A (en) * | 1994-11-15 | 1997-01-28 | Advanced Micro Devices, Inc. | Hot carrier injection test structure and testing technique for statistical evaluation |
| WO1996015553A1 (en) * | 1994-11-15 | 1996-05-23 | Advanced Micro Devices, Inc. | Transistor structure with specific gate and pad areas |
| JP4817418B2 (ja) * | 2005-01-31 | 2011-11-16 | オンセミコンダクター・トレーディング・リミテッド | 回路装置の製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1527430A (fr) * | 1966-06-15 | 1968-05-31 | Itt | Structure d'émetteur pour transistor de puissance |
| US3652906A (en) * | 1970-03-24 | 1972-03-28 | Alton O Christensen | Mosfet decoder topology |
| US3878550A (en) * | 1972-10-27 | 1975-04-15 | Raytheon Co | Microwave power transistor |
| JPS5236470A (en) * | 1975-09-17 | 1977-03-19 | Matsushita Electronics Corp | Semiconductor unit |
| JPS5844743A (ja) * | 1981-09-10 | 1983-03-15 | Fujitsu Ltd | 半導体集積回路 |
| US4511914A (en) * | 1982-07-01 | 1985-04-16 | Motorola, Inc. | Power bus routing for providing noise isolation in gate arrays |
| US4568961A (en) * | 1983-03-11 | 1986-02-04 | Rca Corporation | Variable geometry automated universal array |
-
1983
- 1983-03-14 JP JP58041673A patent/JPS59167049A/ja active Granted
-
1984
- 1984-03-14 US US06/589,371 patent/US4631571A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4631571A (en) | 1986-12-23 |
| JPS59167049A (ja) | 1984-09-20 |
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