JPS5844743A - 半導体集積回路 - Google Patents

半導体集積回路

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JPS5844743A
JPS5844743A JP56142942A JP14294281A JPS5844743A JP S5844743 A JPS5844743 A JP S5844743A JP 56142942 A JP56142942 A JP 56142942A JP 14294281 A JP14294281 A JP 14294281A JP S5844743 A JPS5844743 A JP S5844743A
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wiring
basic
array
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JP56142942A
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JPS643057B2 (ja
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Satoru Tanizawa
谷澤　哲
Hitoshi Omichi
大道　等
Katsuharu Mitono
水戸野　克治
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Fujitsu Ltd
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Fujitsu Ltd
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  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はあらかじめ準備された回路素子を使用者の目的
に応じて半導体製造工程中に結線し、所望の機能ヲ実現
するマスタスライス方式のｆ−）アレイＬＳＩに関する
。
上記のマスタースライスｒ−）アレイＬ８Ｉは配一層の
みを変更することにより、１ｓ類のバルクで所望の機能
ｔＷする多品樵の製品を提供可能なＩＣである。
第１図囚はｒ−）アレイＬＳＩの概観図であり、第１図
（Ｂ）はそのコーナ一部の拡大図である。
かかるｒ−ドアレイＬＳＩは、通常トランジスタ。
抵抗等の回路素子金有する基本セルｌのアレイ輯１と基
本セル１間を相互に自動配線するためのセル間口配線領
域（チャネル領域）２−１とより構成される。また論理
回路の大部分を構成する内部基本セル領域２０周辺には
□、外部との鬼気的インタフェースを目的とするＩＩ（
入出力）バッファ用の夏／ｆｆセル領域４が配置されて
いる。さらにナラ！周辺部に多層配線により形成された
電源ライン６−１および電源６−１より分岐した電源ラ
イン６−２．６−３よりなる電源ライン群６によ〕各基
本セル１に電力が供給される。
なお第１図においては１ｍ１ｉの明瞭化のため電源ライ
ン群６社図示していない。
ゲートアレイＬＳＩにおいては上記のｍ成を有するバル
クをあ゛らかしめ形成しておき、ユーザの希望に応じて
ＣＡＤ等により配線の自動設計が行なわれ、配Ｍ層のみ
を変更して多品種の製品が迅速に供給される。
かかる構成のｆ−）アレイＬＳＩにおいては、ＬＬＳＩ
化が進むにつれ、セル間自動配線領域２−１の面積を増
加し、配線チャネル量を拡大しようとするｌＩ論が一層
強まってきた。
これを実現するにはチップ面積の増大によるかあるいは
チップ内素子ノ量ターｙの微細化があるがいずれもコス
ト高となる。これに対し、容易に実現出来る他の方法と
してチップサイズは大きくせず第２因の如く一様の幅で
形成されている電源ライン６−２．６−３の幅を全体的
に狭くして、これと隣接するセル間自動配線領域２−１
の面積を拡大することが考えられる。しかしながら、こ
の様にすると電源ライン６−２．６−３の全抵抗が増加
し、電源ツイン６−２．６−３の中央部における電圧ド
ロップが大となりチップ中央部の基本セルに十分な電力
が供給できなくなってしまう。
本発明は上述の従来の欠点に鑑みて、電源ライン６−２
．６−３の中央部で十分な電圧を保障しつつ、セル間自
動配線領域の拡大ｔ−−ることを目的とするものである
。
すなわち本発明ａ６らかしめ基本セルのアレイ及びセル
間自動配線領域を形成しておき該基本セル内及び該基本
セル間の配線のみを変更して所望の論理回路を構成する
マスタースライス方式の半導体集積回路において、該基
本セルのアレイに電力を供給するために該アレイ周辺部
から該了レイ内部に渡設された電源配線の形状を該セル
間自動配線領域に接した側で、該基本セルのアレイの周
辺部から中央部へ向かうにつれ徐々に細くなる様に形成
しチップ中央部に行くに従って自動配線領域のチャネル
数が多くなる様に構成したことを特徴とする。
以下図を用いて本発明の詳細な説明する。第３図は電源
ライン各部の電流分布図、第４図は電源ライン各部の電
圧ドロッｆ會示す図、第５回（ａ）。
伽）は本発明の一実施例である。なお第３乃至５−にお
いて■は電流、■は電圧ドロップ、Ｘは％源うインの根
元からの距離であり第１乃至２図と同一番号は同一部位
を。示す。
ｆ−）丁レイＬ８Ｉにおいて、基本セルｌＦｉ縦横に規
則的に配置されているため電源ライン６−２６−３にお
け゛る電流Ｉ＃ｉ鮪３図の如く根元１１１７では大、チ
ップ中央部８へ行くほど小さくなる。
本発明は上記の点に着目した奄のであり、４し５図（ａ
）ｉｔ根元部７の電源ライン６−２．６−３の幅はその
ままにして、中央部８０幅を従来に対して細くシ、セル
間配線領域２−１の増加を図ったものである。なお第５
図（ａ）において斜線部は従来に、対して増加したセル
間配線領域を示すふ単に電源ライン６−２．６−３を一
様に細くし九〇テ［１ｇ　４　＠”８１１１＠（Ｄ如＜
、従来Ｃ曲ｍ！ｅＤｌ。
対して全体的に電圧ド四、ｆが増加してしまうが、第５
１！！Ｅｌ（ａ）の如き形状に電源ライン８−２，６７
３を形成した場合には、チップ中央部８での電圧ドロッ
プが第４図の曲−θの如〈従来の様に電源ラインの幅を
一様とした場合（第４１、曲ｔｓｅｏ＞に対してわずか
に太きくなる程度で曲線θより有利である。これは、上
述した様にチップ中央１゛８では電流ｌが小さいため電
源ラインの□幅が細くなり抵抗が増加しても電圧ドロッ
プの増加はそれ−１ど大きくならないからである。従っ
てチップ中央部８の電源ラインは中央部８付近の基本セ
ルへ供給する電圧を維持できるＳ度まで細くし、セル間
自動配線領域を増やすことが可能で゛ある。
第５図（ｂ）は電源ライン６・−２，６−３の根元部７
の幅會従来に対して太く形成すると共にチップ中央部８
へ向かうに従い細くすることにより、チ、ｆ中央部のセ
ル間自動配線領域を周辺部に対して多くすると同時に各
部の電圧ドロップを減少した実施例である。
電源ライン６−２．６−３１−かかる形状にし九場合に
は、セル間自動配線領域を第５１（ａ）に示す。実施例
程は増加できないものの、セル間自動配線領域２，１の
分布をチ、ｆ周辺部に対して中央部で多くすることがで
きる。これ１ｉｆ−）アレイＬＳＩの配線がチ、ｆ中央
部において込みいる軸向があることから、好ましい事で
あり、特にＣＡＤによる配線設計には非常に有効である
。ｔた根元部７の幅を従来に対して太くしたことにより
、電流Ｉの大きい部分での電圧ドロップが従来より少な
くなる。従って第４図の曲線＠の如く全体的な電圧ドロ
、プが従来（曲線■）に対して少なくなり、チッ！中央
部の基本セルに対しても十分な電力を供給することが可
能である。
第６１Ｖ（ａ）　、伽）、第７１／（ａ）、伽）は本発
明の他の実施例である。なお第６図乃至第７図において
第３図と同一番号は同一部位を示す。
第６１ＣＩ（ａ）、第７図（ａ）の様に電源ライン６−
２に両側に基本セル１が近接して配置されている場合に
は、第６図伽）の如く電源ライン６−２の両１ｌｌＩを
階段状に形成するか、第７図（ｂ）の如く電源ライン６
−２の中央部ｔ２本の細い電源ライン８−１゜８−２で
構成することにより、セル間配線領域の増加を図ること
が可能で６９第５図の実施例と同様の効果ｔ−奏する。
なお上記の実施例においては電源ライン６−２゜６−３
′に一階段状に細くしているが連続的に細くして奄よい
ことは言うまでもない。
以よ説明したように本発明によれは、セル間自動配置１
ｍ領域を従来よりも増加でき、またその分布もチッグ周
辺部に対して中央部で大とすることができるので非常に
配線効率の良いゲート了レイＬＳＩ１提供することが可
能である。更に電源ライン各部の１圧ドロツプを従来に
対して小とすると。
ともでき基本セル群の中央部まで十分な電力を供給する
ことが可能である。
【図面の簡単な説明】
第１咽はダート了レイＬＳＩの概観図、第１図（Ｂ）は
チ、デコーナ部の拡大図％ｗ８．２図は従来の電源ライ
ンの形状、第３図は電源ラインの電流分布図、８４図は
電源ライ、ン各部の電圧ドロップ、第５図（ａ）　、　
（ｂ）は本発明の一実施例、第６．７図は本発明の他の
実施例である。 １・・・基本セル、１−１・・・基本セルのアレイ、２
・・・内部基本セル領域、２−１・・・セル間自動配線
領域、３・・・Ｉ１０セル、４・・・ｌ／６セル領域、
５・・り譬ツド、６．６−１〜６−３・・・電源ライン
、６−４・・・電源”　ｙ　Ｉ’　ｓ　？・・・根元部
、８・・・中央部。 實１　図（Ａ）

Claims (1)

    【特許請求の範囲】
  1. あらかじめ基本セルの了レイ及びセル間自動配線領域を
    形成しておき、該基本セル内及び該基本セル間の配線の
    みを変更して所望の論理回路を構成するマスタースライ
    ス方式の半導体集積回路において、該基本セルのアレイ
    に電力を供給するために骸アレイ周辺部から該アレイ内
    部に渡設され九電源配線の形状を該セル間自動配線領域
    に接し九個で諌基本セルのアレイの周辺部から中央部へ
    向かうにつれ徐々に細くなる様に形成し、チ、ｆ中央部
    に行くに従って該セル間自動配線領域のチャネル数が多
    くなる様に構成したことｔ−１ｆ＃徴とする半導体集積
    回路。
JP56142942A 1981-09-10 1981-09-10 半導体集積回路 Granted JPS5844743A (ja)

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IE2222/82A IE53851B1 (en) 1981-09-10 1982-09-10 Manufacture of integrated circuits by master slice methods
EP82304790A EP0074825B2 (en) 1981-09-10 1982-09-10 Manufacture of integrated circuits by masterslice methods
DE8282304790T DE3276285D1 (en) 1981-09-10 1982-09-10 Manufacture of integrated circuits by masterslice methods

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