JPH0371637A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0371637A JPH0371637A JP1206952A JP20695289A JPH0371637A JP H0371637 A JPH0371637 A JP H0371637A JP 1206952 A JP1206952 A JP 1206952A JP 20695289 A JP20695289 A JP 20695289A JP H0371637 A JPH0371637 A JP H0371637A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- film thickness
- insulating
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、超ＬＳＩなどの高積集化に際し、配線と基板
との微細なコンタクトを形成するのに有効な半導体装置
の製造方法に関する。
との微細なコンタクトを形成するのに有効な半導体装置
の製造方法に関する。
（従来の技術）
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の高
集積に伴い、ワード線の間隔が微細になり、ビット線と
拡散層のコンタクトを微細化する必要がある。そこで、
従来自己整合的にビット線と拡散層とのコンタクトを形
成する方法が種々検討されている０例えば、第３５回応
用物理学会講演予稿集２８Ｐ−Ｖ−１４に記載された第
２図の方法がある。第２図において、１０２はシリコン
（Ｓｉ）基板、１０３、１０５．１０７．１０８．１０
９．１１８はシリコン酸化膜（Ｓｉｎ、膜）、１０４は
ｎ０拡散層、１０６．１１２はポリシリコン膜（Ｐｏｌ
ｙ Ｓ ｊ膜）、１１０はシリコン窒化膜（Ｓｉ３Ｎ、
膜）、１１４はボロンリンガラス膜（ＢＰＳＧ膜）、
１１６はレジスト膜パターン、１２０はコンタクトホー
ル、１２２はＷポリサイド配線である。
集積に伴い、ワード線の間隔が微細になり、ビット線と
拡散層のコンタクトを微細化する必要がある。そこで、
従来自己整合的にビット線と拡散層とのコンタクトを形
成する方法が種々検討されている０例えば、第３５回応
用物理学会講演予稿集２８Ｐ−Ｖ−１４に記載された第
２図の方法がある。第２図において、１０２はシリコン
（Ｓｉ）基板、１０３、１０５．１０７．１０８．１０
９．１１８はシリコン酸化膜（Ｓｉｎ、膜）、１０４は
ｎ０拡散層、１０６．１１２はポリシリコン膜（Ｐｏｌ
ｙ Ｓ ｊ膜）、１１０はシリコン窒化膜（Ｓｉ３Ｎ、
膜）、１１４はボロンリンガラス膜（ＢＰＳＧ膜）、
１１６はレジスト膜パターン、１２０はコンタクトホー
ル、１２２はＷポリサイド配線である。
次に上記従来例の製造工程について説明する。
第２図（Ａ）に示すように、Ｓｉ基板１０２上にワード
線となるリンドープＰｏ１ｙ Ｓｉ膜パターン１０６（
１０６Ａ〜１０６Ｃ）及びｎ”拡散層１０４（１０４Ａ
〜１０４Ｄ）が形成されている上に、熱酸化膜（Ｓｕ
ｎ、膜）１０９（１０９Ａ〜１０９０） 、Ｓ ｉ Ｎ
４膜１１０． Ｐｏ１ｙ Ｓｉ膜１１２を順次形成し
た後、ＢＰＳＧ膜１１膜上１４スト膜パターン１１６を
堆積する（第２図（Ｂ））。次に第２図（Ｃ）に示すよ
うに、ＢＰＳ’Ｇ膜１１４とＰｏ１ｙ Ｓｉ膜１１２の
所定の領域をレジスト膜パターン１１６（１１６Ａ、
１１６Ｂ）をマスクにしてエツチングする。その後、水
蒸気雰囲気中で熱処理を行い、ＢＰＳＧ膜１１膜上１４
４Ａ、 １１４１３）を流動（フロー）させるとともに
Ｐｏ１ｙ Ｓｉ膜１１２（１１２Ａ、 １１２Ｂ）を酸
化する。そして、所定の領域のＳｉ３Ｎ、膜１１０及び
ＳｉＯ２膜１０膜製０９チングして。
線となるリンドープＰｏ１ｙ Ｓｉ膜パターン１０６（
１０６Ａ〜１０６Ｃ）及びｎ”拡散層１０４（１０４Ａ
〜１０４Ｄ）が形成されている上に、熱酸化膜（Ｓｕ
ｎ、膜）１０９（１０９Ａ〜１０９０） 、Ｓ ｉ Ｎ
４膜１１０． Ｐｏ１ｙ Ｓｉ膜１１２を順次形成し
た後、ＢＰＳＧ膜１１膜上１４スト膜パターン１１６を
堆積する（第２図（Ｂ））。次に第２図（Ｃ）に示すよ
うに、ＢＰＳ’Ｇ膜１１４とＰｏ１ｙ Ｓｉ膜１１２の
所定の領域をレジスト膜パターン１１６（１１６Ａ、
１１６Ｂ）をマスクにしてエツチングする。その後、水
蒸気雰囲気中で熱処理を行い、ＢＰＳＧ膜１１膜上１４
４Ａ、 １１４１３）を流動（フロー）させるとともに
Ｐｏ１ｙ Ｓｉ膜１１２（１１２Ａ、 １１２Ｂ）を酸
化する。そして、所定の領域のＳｉ３Ｎ、膜１１０及び
ＳｉＯ２膜１０膜製０９チングして。
第２図（Ｅ）に示すようにコンタクトホール１２０（１
２０Ａ、 １２０Ｂ）を自己整合的に形成する。ここに
おいて、 Ｐｏ１ｙ Ｓｉ膜１１２はＢＰＳＧ膜１１膜
上１４チングする際のエツチングストッパーとなり、そ
の後残存するＰｏ１ｙ Ｓｉ膜１１２（１１２Ａ、 １
１２Ｂ）を酸化することによって、Ｗポリサイド配線１
２２の短絡が発生するのを防止している。
２０Ａ、 １２０Ｂ）を自己整合的に形成する。ここに
おいて、 Ｐｏ１ｙ Ｓｉ膜１１２はＢＰＳＧ膜１１膜
上１４チングする際のエツチングストッパーとなり、そ
の後残存するＰｏ１ｙ Ｓｉ膜１１２（１１２Ａ、 １
１２Ｂ）を酸化することによって、Ｗポリサイド配線１
２２の短絡が発生するのを防止している。
（発明が解決しようとする課題）
しかしながら、上記従来の製造方法においては次のよう
な問題点がある。
な問題点がある。
（１）Ｗポリサイド配線１２２の短絡が発生しやすい、
つまりＰｏ１ｙ Ｓｉ［１１２（１１２Ａ、 １１２Ｂ
）を酸化してＳ ｉｏ、膜１１８（１１８Ａ、 １１８
Ｂ）を形成しているため、Ｐｏ１ｙ Ｓｉ膜１１２（１
１２Ａ、 １１２Ｂ）が酸化しきれずに残った場合、Ｗ
ポリサイド配線１１２の短絡が発生する。特に段差部の
底部コーナーにおいてはＰｏ１．ｙＳｉ膜の酸化レート
が著しく遅く、酸化残りが発生しやすいという特徴があ
る。
つまりＰｏ１ｙ Ｓｉ［１１２（１１２Ａ、 １１２Ｂ
）を酸化してＳ ｉｏ、膜１１８（１１８Ａ、 １１８
Ｂ）を形成しているため、Ｐｏ１ｙ Ｓｉ膜１１２（１
１２Ａ、 １１２Ｂ）が酸化しきれずに残った場合、Ｗ
ポリサイド配線１１２の短絡が発生する。特に段差部の
底部コーナーにおいてはＰｏ１．ｙＳｉ膜の酸化レート
が著しく遅く、酸化残りが発生しやすいという特徴があ
る。
（２） Ｐｏ１ｙ Ｓｉ膜１１２（１１２Ａ、 １１２
Ｂ）の酸化工程がＭＯＳトランジスタ特性に影響を与え
る。つまり、Ｐｏ１ｙ Ｓｉ膜１１２（１１２Ａ、 １
１２Ｂ）を十分酸化するためには長時間あるいは高温の
熱処理が必要であり、素子の微細化に伴う製造工程の低
温化の要求を十分に濶足できない。
Ｂ）の酸化工程がＭＯＳトランジスタ特性に影響を与え
る。つまり、Ｐｏ１ｙ Ｓｉ膜１１２（１１２Ａ、 １
１２Ｂ）を十分酸化するためには長時間あるいは高温の
熱処理が必要であり、素子の微細化に伴う製造工程の低
温化の要求を十分に濶足できない。
本発明はこのような従来の問題を解決するものであり、
製造歩留りに優れ、素子の高集積化を可能とする半導体
装置の製造方法を提供することを目的とするものである
。
製造歩留りに優れ、素子の高集積化を可能とする半導体
装置の製造方法を提供することを目的とするものである
。
（課題を解決するための手段）
本発明は上記目的を達成するために、第１の配線パター
ンが形成された半導体基板上に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜上に不純物を含む第２の絶縁
膜を所定の膜厚の１／２の厚さで形成する工程と、前記
不純物を含む第２の絶縁膜の所望の領域をエツチングす
る工程と、全面に不純物を含む第３の絶縁膜を第２の絶
縁膜と同じ膜厚で形成する工程と、前記第２及び第３の
絶縁膜を流動させる熱処理工程と、所望の領域の前記第
１ないし第３の絶縁膜をエツチングし、前記第１の配線
パターン間に接続孔を形成する工程と、第２の配線パタ
ーンを形成し、前記接続孔において半導体基板と第２の
配線を接続する工程を備えている製造方法である。
ンが形成された半導体基板上に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜上に不純物を含む第２の絶縁
膜を所定の膜厚の１／２の厚さで形成する工程と、前記
不純物を含む第２の絶縁膜の所望の領域をエツチングす
る工程と、全面に不純物を含む第３の絶縁膜を第２の絶
縁膜と同じ膜厚で形成する工程と、前記第２及び第３の
絶縁膜を流動させる熱処理工程と、所望の領域の前記第
１ないし第３の絶縁膜をエツチングし、前記第１の配線
パターン間に接続孔を形成する工程と、第２の配線パタ
ーンを形成し、前記接続孔において半導体基板と第２の
配線を接続する工程を備えている製造方法である。
（作 用）
したがって１本発明によれば次のような作用を有する。
（１）第１の絶縁膜は、第２及び第３の絶縁膜から半導
体基板へ不純物が拡散するのを防止する。
体基板へ不純物が拡散するのを防止する。
（２）第２の絶縁膜の所定の領域をエツチングした後第
３の絶縁膜を形成することによって、部分的に膜厚の異
なる絶縁膜が形成できる。熱処理工程を行うと、膜厚の
厚い部分は流動し平坦な表面が得られる。一方、膜厚が
薄い部分は熱処理後においても膜厚がほとんど変化しな
いので、次のエツチング工程において、微細なコンタク
トホールが自己整合的に形成できる。
３の絶縁膜を形成することによって、部分的に膜厚の異
なる絶縁膜が形成できる。熱処理工程を行うと、膜厚の
厚い部分は流動し平坦な表面が得られる。一方、膜厚が
薄い部分は熱処理後においても膜厚がほとんど変化しな
いので、次のエツチング工程において、微細なコンタク
トホールが自己整合的に形成できる。
（３）熱処理工程において、コンタクト部外の基板表面
は平坦になっているため、第２の配線パターンを形成す
る際、短絡及び断線の発生を防止できる。
は平坦になっているため、第２の配線パターンを形成す
る際、短絡及び断線の発生を防止できる。
（実施例）
第１図は本発明の一実施例における半導体装置の製造工
程であって、ＤＲＡＭのビット線とセル拡散層のコンタ
クト形成工程を示すものである。
程であって、ＤＲＡＭのビット線とセル拡散層のコンタ
クト形成工程を示すものである。
第１図において、２はＳＬ基板、３，５，７，８は５ｉ
ｎ２膜、４はｎ０拡散層、６はＰｏ１ｙ Ｓｉ膜（第１
の配線パターン）、１０はＳｉＯ□膜（第１の絶縁膜）
、１２はＢＰＳＧ膜（第２の絶縁膜）、１４はレジスト
膜パターン、１６はＢＰＳＧ膜（第３の絶縁膜）、１７
はＢＰＳＧ膜、１８はコンタクトホール、２０はＷポリ
サイド配線（第２の配線パターン）である。
ｎ２膜、４はｎ０拡散層、６はＰｏ１ｙ Ｓｉ膜（第１
の配線パターン）、１０はＳｉＯ□膜（第１の絶縁膜）
、１２はＢＰＳＧ膜（第２の絶縁膜）、１４はレジスト
膜パターン、１６はＢＰＳＧ膜（第３の絶縁膜）、１７
はＢＰＳＧ膜、１８はコンタクトホール、２０はＷポリ
サイド配線（第２の配線パターン）である。
次に上記実施例の製造工程について説明する。
第１図（Ａ）に示すように、素子分離膜としてのＳｉｎ
、膜３（３Ａ、３Ｂ）、ソース・ドレイン領域となるｎ
＋拡散領層４（４Ａ〜４Ｄ）、ゲート酸化膜５（５Ａ
〜５Ｇ）、ワード線となるＰｏ１ｙ Ｓｉ配線６（６Ａ
〜６Ｃ）及び化学蒸着法（ＣＶ Ｄ法）−５ｉｎ、膜７
（７Ａ〜７Ｃ）、８（８Ａ−８Ｆ）の形成された半導体
基板としてのＰ形Ｓｉ基板２上に、減圧ＣＶＤ法により
第１の絶縁膜としてＳｉｎ、膜１０を５０Ｂｍ堆積し、
続いて常圧ＣＶＤ法により第２の絶縁膜としてのＢＰＳ
Ｇ膜１２を１５０Ｂｍ堆積させる１次に第１図（Ｂ）に
示すように、エツチングマスク材としてのレジスト膜パ
ターン１４（１４Ａ、 １４Ｂ）を形成し、ＢＰＳＧ膜
１２をドライエツチングする。このとき、コンタクト部
分の大きさはＰｏ１ｙ Ｓｉ配線６（６Ａ、６Ｂ）の間
隔によって決まり、レジスト膜パターンの開口面積をコ
ンタクト面積に比較して大きくすることができ、マスク
合わせずれが生じた場合にも所定の位置にコンタクト開
口部が形成できる。その後、レジスト膜パターン１４（
１４Ａ、 １４Ｂ）を除去する０次に第１図（Ｃ）に示
すように、常圧ＣＶＤ法により第３の絶縁膜としてのＢ
Ｐ Ｓ Ｇ１１１１６を１５０ｔｖ＋堆積する。この
とき、第１図（Ｂ）においてエツチングした部分のＢＰ
ＳＧ膜の膜厚が１５０Ｂｍであるのに対し、エツチング
しなかった部分の膜厚は３００ｎ＋ｍである。この点が
本発明の極めて重要な点の一つである０次に、Ｎ２雰囲
気中で９００℃の熱処理を行うと、第１図（Ｄ）に示す
ように、３００Ｂｍの膜厚のＢＰＳＧ膜はフローし平坦
な表面が得られる。一方１５０ｎｍの膜厚のＢＰＳＧ膜
は膜厚の大きな変化はない。従って、コンタクト部の段
差を残したまま基板の平坦化が可能となる。次に、基板
表面をドライエツチングすることによって、ＢＰＳＧ膜
１７膜上７ ｉｏ、膜がエツチングされ、第１図（Ｅ）
に示すように自己整合的に微細なコンタクトホール１８
（１８Ａ、 １８Ｂ）がＰｏ１ｙ Ｓｉ配線６（６Ａ、
６Ｂ）間に形成される。このとき、コンタクト部でのＢ
ＰＳＧ膜の膜厚が薄いために、オーバーエツチング率を
少なくしても容易にコンタクトホールが形成できる。
、膜３（３Ａ、３Ｂ）、ソース・ドレイン領域となるｎ
＋拡散領層４（４Ａ〜４Ｄ）、ゲート酸化膜５（５Ａ
〜５Ｇ）、ワード線となるＰｏ１ｙ Ｓｉ配線６（６Ａ
〜６Ｃ）及び化学蒸着法（ＣＶ Ｄ法）−５ｉｎ、膜７
（７Ａ〜７Ｃ）、８（８Ａ−８Ｆ）の形成された半導体
基板としてのＰ形Ｓｉ基板２上に、減圧ＣＶＤ法により
第１の絶縁膜としてＳｉｎ、膜１０を５０Ｂｍ堆積し、
続いて常圧ＣＶＤ法により第２の絶縁膜としてのＢＰＳ
Ｇ膜１２を１５０Ｂｍ堆積させる１次に第１図（Ｂ）に
示すように、エツチングマスク材としてのレジスト膜パ
ターン１４（１４Ａ、 １４Ｂ）を形成し、ＢＰＳＧ膜
１２をドライエツチングする。このとき、コンタクト部
分の大きさはＰｏ１ｙ Ｓｉ配線６（６Ａ、６Ｂ）の間
隔によって決まり、レジスト膜パターンの開口面積をコ
ンタクト面積に比較して大きくすることができ、マスク
合わせずれが生じた場合にも所定の位置にコンタクト開
口部が形成できる。その後、レジスト膜パターン１４（
１４Ａ、 １４Ｂ）を除去する０次に第１図（Ｃ）に示
すように、常圧ＣＶＤ法により第３の絶縁膜としてのＢ
Ｐ Ｓ Ｇ１１１１６を１５０ｔｖ＋堆積する。この
とき、第１図（Ｂ）においてエツチングした部分のＢＰ
ＳＧ膜の膜厚が１５０Ｂｍであるのに対し、エツチング
しなかった部分の膜厚は３００ｎ＋ｍである。この点が
本発明の極めて重要な点の一つである０次に、Ｎ２雰囲
気中で９００℃の熱処理を行うと、第１図（Ｄ）に示す
ように、３００Ｂｍの膜厚のＢＰＳＧ膜はフローし平坦
な表面が得られる。一方１５０ｎｍの膜厚のＢＰＳＧ膜
は膜厚の大きな変化はない。従って、コンタクト部の段
差を残したまま基板の平坦化が可能となる。次に、基板
表面をドライエツチングすることによって、ＢＰＳＧ膜
１７膜上７ ｉｏ、膜がエツチングされ、第１図（Ｅ）
に示すように自己整合的に微細なコンタクトホール１８
（１８Ａ、 １８Ｂ）がＰｏ１ｙ Ｓｉ配線６（６Ａ、
６Ｂ）間に形成される。このとき、コンタクト部でのＢ
ＰＳＧ膜の膜厚が薄いために、オーバーエツチング率を
少なくしても容易にコンタクトホールが形成できる。
これは第工図ＣＤ）に示すようなりＰＳＧＳ上膜の形状
が得られてはじめて可能となるものである。従って、エ
ツチングストッパー膜は不要である６次に、減圧ＣＶＤ
法によりＰｏ１ｙ Ｓｉ膜を９０ｎ＋ｍ堆積した後、ス
パッタ法によりＷシリサイド膜り００ｎ＠堆積させ、第
１図（Ｆ）に示すようにビット線となるＷポリサイド膜
２０を形成して、ビット線とｎ０拡敢層がコンタクトホ
ール１８において接続される。
が得られてはじめて可能となるものである。従って、エ
ツチングストッパー膜は不要である６次に、減圧ＣＶＤ
法によりＰｏ１ｙ Ｓｉ膜を９０ｎ＋ｍ堆積した後、ス
パッタ法によりＷシリサイド膜り００ｎ＠堆積させ、第
１図（Ｆ）に示すようにビット線となるＷポリサイド膜
２０を形成して、ビット線とｎ０拡敢層がコンタクトホ
ール１８において接続される。
また、このときＢＰＳＧ膜１７膜上７て基板表面が平坦
化されているため、Ｗポリサイド配線の短絡や断線が発
生することがない。
化されているため、Ｗポリサイド配線の短絡や断線が発
生することがない。
なお、上記実施例において第１の絶縁膜としてＳｉｏ、
膜を用いた例について説明したが、Ｓｉ、Ｎ、膜を用い
てもよい。また、Ｓｉｎ、膜ｌＯの形成法として減圧Ｃ
ＶＤ法を用いたが、常圧ＣＶＤ法あるいはプラズマＣＶ
Ｄ法を用いてもよい。
膜を用いた例について説明したが、Ｓｉ、Ｎ、膜を用い
てもよい。また、Ｓｉｎ、膜ｌＯの形成法として減圧Ｃ
ＶＤ法を用いたが、常圧ＣＶＤ法あるいはプラズマＣＶ
Ｄ法を用いてもよい。
同様に、ＢＰＳＧ膜の形成法として常圧ＣＶＤ法を用い
たが、減圧ＣＶＤ法あるいはプラズマＣＶＤ法を用いて
もよい。
たが、減圧ＣＶＤ法あるいはプラズマＣＶＤ法を用いて
もよい。
さらに、ＢＰＳＧ膜１２をエツチングする工程において
ドライエツチングを用いたが、ドライエツチングとウェ
ットエツチングを組み合わせて行ってもよい。
ドライエツチングを用いたが、ドライエツチングとウェ
ットエツチングを組み合わせて行ってもよい。
また、ＢＰＳＧ膜の代わりにリンガラス（Ｐ ＳＧ）膜
あるいはヒ素ガラス（ＡｓＳＧ）を用いてもよい。
あるいはヒ素ガラス（ＡｓＳＧ）を用いてもよい。
（発明の効果）
本発明は上記実施例から明らかなように、以下に示す効
果を有する。
果を有する。
（１）コンタクト部のＢＰＳＧ膜厚を薄く、それ以外の
部分の膜厚を厚く形成した後熱処理してＢＰＳＧ膜をフ
ローさせることによって、コンタクトホールの形成と基
板表面の平坦化が同時に実現できる。
部分の膜厚を厚く形成した後熱処理してＢＰＳＧ膜をフ
ローさせることによって、コンタクトホールの形成と基
板表面の平坦化が同時に実現できる。
（２）ワード線（Ｐｏｌｙ Ｓ ｉ配線）の間隔によっ
てコンタクトの大きさが決まるので、微細なコンタクト
を自己整合的に形成することができる。
てコンタクトの大きさが決まるので、微細なコンタクト
を自己整合的に形成することができる。
（３）基板表面がＢＰＳＧ膜によって平坦化されている
ためビット線（Ｗポリサイド配線）の形成時に短絡や断
線が発生することがない。
ためビット線（Ｗポリサイド配線）の形成時に短絡や断
線が発生することがない。
（４）コンタクト形成時のエツチング工程において、コ
ンタクト部におけるＢＰＳＧ膜の膜厚が薄いのでオーバ
ーエツチング率を小さくすることができ、゛エツチング
ストッパー膜がなくても基板を余分にエツチングするこ
とを防止できる。
ンタクト部におけるＢＰＳＧ膜の膜厚が薄いのでオーバ
ーエツチング率を小さくすることができ、゛エツチング
ストッパー膜がなくても基板を余分にエツチングするこ
とを防止できる。
（５）ＢＰＳＧ膜と基板の間にＳｉｎ、膜を形成するこ
とによって、ボロンやリンが基板中に拡散するのを防止
することができる。
とによって、ボロンやリンが基板中に拡散するのを防止
することができる。
（６）エツチングストッパーとしてＰｏ１ｙ Ｓｉ膜を
用いていないので、Ｐｏ１ｙ Ｓｉ膜残りによる配線の
短絡の問題がまったくない、また、Ｐｏ１ｙ Ｓｉ膜を
酸化する必要がないので、ＢＰＳＧの熱処理時間が短か
くてよく素子の微細化に適している。
用いていないので、Ｐｏ１ｙ Ｓｉ膜残りによる配線の
短絡の問題がまったくない、また、Ｐｏ１ｙ Ｓｉ膜を
酸化する必要がないので、ＢＰＳＧの熱処理時間が短か
くてよく素子の微細化に適している。
上記の如く、微細なコンタクトホールを自己整合的に形
成できるとともに基板表面を平坦化できるため、素子の
高集積化ならびに製造歩留りの向上がはかれる。
成できるとともに基板表面を平坦化できるため、素子の
高集積化ならびに製造歩留りの向上がはかれる。
第工図は本発明の一実施例における半導体装置の製造方
法の工程断面図、第２図は従来の半導体装置の製造方法
の工程断面図である。 ２．１０２・・・ＳＬ基板＋ ３．５，７，８，１
０３、１０５．１０７．１０８．１０９．１１８・・・
ＳｉＯ２膜、４ 、 ＬＯ４−ｎ ”拡散層、 ６ 、
１０６・・・Ｐｏ１ｙＳｉ膜（第１の配線パターン）、
１０・・・Ｓ ｉｏ、膜（第１の絶縁膜）、 １２・
・・ＢＰＳＧ膜（第２の絶縁膜）、 １４．１１６・・
・レジスト膜パターン、 １６・・・ＢＰＳＧ膜（第３
の絶縁膜）、 １７．１１４・・・ＢＰＳＧ膜、 １８
・・・コンタクトホール、 ２０．１２２・・・Ｗポリ
サイド配線（第２の配線パターン）、 １１０・・・Ｓ
ｉ、Ｎ、膜、 １１２・・・Ｐｏ１ｙ Ｓｉ膜。
法の工程断面図、第２図は従来の半導体装置の製造方法
の工程断面図である。 ２．１０２・・・ＳＬ基板＋ ３．５，７，８，１
０３、１０５．１０７．１０８．１０９．１１８・・・
ＳｉＯ２膜、４ 、 ＬＯ４−ｎ ”拡散層、 ６ 、
１０６・・・Ｐｏ１ｙＳｉ膜（第１の配線パターン）、
１０・・・Ｓ ｉｏ、膜（第１の絶縁膜）、 １２・
・・ＢＰＳＧ膜（第２の絶縁膜）、 １４．１１６・・
・レジスト膜パターン、 １６・・・ＢＰＳＧ膜（第３
の絶縁膜）、 １７．１１４・・・ＢＰＳＧ膜、 １８
・・・コンタクトホール、 ２０．１２２・・・Ｗポリ
サイド配線（第２の配線パターン）、 １１０・・・Ｓ
ｉ、Ｎ、膜、 １１２・・・Ｐｏ１ｙ Ｓｉ膜。
Claims (1)
- 第１の配線パターンが形成された半導体基板上に第１の
絶縁膜を形成する工程と、前記第１の絶縁膜上に不純物
を含む第２の絶縁膜を形成する工程と、前記不純物を含
む第２の絶縁膜の所望の領域をエッチングする工程と、
全面に不純物を含む第３の絶縁膜を形成する工程と、前
記第２及び第３の絶縁膜を流動させる熱処理工程と、所
望の領域の前記第１ないし第３の絶縁膜をエッチングし
、前記第１の配線パターン間に接続孔を形成する工程と
、第２の配線パターンを形成し、前記接続孔において前
記半導体基板と第２の配線を接続する工程を備えてなる
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1206952A JPH0371637A (ja) | 1989-08-11 | 1989-08-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1206952A JPH0371637A (ja) | 1989-08-11 | 1989-08-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0371637A true JPH0371637A (ja) | 1991-03-27 |
Family
ID=16531739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1206952A Pending JPH0371637A (ja) | 1989-08-11 | 1989-08-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0371637A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5340774A (en) * | 1993-02-04 | 1994-08-23 | Paradigm Technology, Inc. | Semiconductor fabrication technique using local planarization with self-aligned transistors |
| US5895961A (en) * | 1995-10-11 | 1999-04-20 | Paradigm Technology, Inc. | Semiconductor device with a planarized interconnect with poly-plug and self-aligned contacts |
| US8662309B2 (en) | 2008-08-28 | 2014-03-04 | Sharp Kabushiki Kaisha | Method for packing tab tape, and packing structure for tab tape |
-
1989
- 1989-08-11 JP JP1206952A patent/JPH0371637A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5340774A (en) * | 1993-02-04 | 1994-08-23 | Paradigm Technology, Inc. | Semiconductor fabrication technique using local planarization with self-aligned transistors |
| US5477074A (en) * | 1993-02-04 | 1995-12-19 | Paradigm Technology, Inc. | Semiconductor structure using local planarization with self-aligned transistors |
| US5895961A (en) * | 1995-10-11 | 1999-04-20 | Paradigm Technology, Inc. | Semiconductor device with a planarized interconnect with poly-plug and self-aligned contacts |
| US8662309B2 (en) | 2008-08-28 | 2014-03-04 | Sharp Kabushiki Kaisha | Method for packing tab tape, and packing structure for tab tape |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5998249A (en) | Static random access memory design and fabrication process featuring dual self-aligned contact structures | |
| JPH0927596A (ja) | 半導体装置の製造方法 | |
| US5110766A (en) | Method of manufacturing a semiconductor device including forming a flattening layer over hollows in a contact hole | |
| JPH03218626A (ja) | 半導体装置の配線接触構造 | |
| JPH09260607A (ja) | 半導体記憶装置の製造方法 | |
| JPH04317358A (ja) | 半導体装置の製造方法 | |
| KR100234379B1 (ko) | 비트라인의 산화를 방지하기 위한 반도체 메모리장치의 제조방법 | |
| JP2756886B2 (ja) | 半導体装置およびその製造方法 | |
| JP3355504B2 (ja) | 半導体装置の製造方法及びエッチング液 | |
| JP2523981B2 (ja) | 半導体装置の製造方法 | |
| US5866946A (en) | Semiconductor device having a plug for diffusing hydrogen into a semiconductor substrate | |
| US6372641B1 (en) | Method of forming self-aligned via structure | |
| JPH0371637A (ja) | 半導体装置の製造方法 | |
| US6090662A (en) | Method of fabricating interconnect lines and plate electrodes of a storage capacitor in a semiconductor device | |
| CN1080928C (zh) | 半导体器件的平整方法 | |
| US6900118B2 (en) | Method for preventing contact defects in interlayer dielectric layer | |
| US6169026B1 (en) | Method for planarization of semiconductor device including pumping out dopants from planarization layer separately from flowing said layer | |
| US6277754B1 (en) | Method of planarizing dielectric layer | |
| JP3293837B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3317736B2 (ja) | 半導体装置およびその製造方法 | |
| JP3555319B2 (ja) | 半導体装置の製造方法 | |
| JPH06283526A (ja) | 半導体装置の製造方法 | |
| JP3265593B2 (ja) | 半導体装置の製造方法 | |
| JPH04315454A (ja) | 半導体装置の製造方法 | |
| KR100372819B1 (ko) | 반도체 소자의 게이트 스페이서 형성방법 |