JPH0371776B2 - - Google Patents

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JPH0371776B2
JPH0371776B2 JP58127058A JP12705883A JPH0371776B2 JP H0371776 B2 JPH0371776 B2 JP H0371776B2 JP 58127058 A JP58127058 A JP 58127058A JP 12705883 A JP12705883 A JP 12705883A JP H0371776 B2 JPH0371776 B2 JP H0371776B2
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layer
barrier
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gate
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Joodan Roozenbaagu Jeemuzu
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions

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  • Junction Field-Effect Transistors (AREA)
  • Bipolar Transistors (AREA)

Description

【発明の詳細な説明】 本発明は、改良されたヘテロ接合FETに関す
るものである。さらに特定していえば、本発明は
半導体ゲートへの接点がオーミツクであるヘテロ
接合FETを対象とするものである。FETのゲー
ト領域とチヤネル領域は、半導体の中間にあるバ
リア層に関して同じバリア高さをもち、未ドープ
のトランジスターのバリア層をサンドイツチ状に
挿んでいる。その結果得られる構造の対称性によ
り、通常ゼロボルト付近にある閾値電圧がもたら
され、未ドープのバリア層ないし領域にｎ型また
はｐ型ドーパントを加えることにより、これを上
方または下方に制御することができる。
〔従来技術〕
最近の文献の示す所によれば、低温で動作する
ヘテロ接合型電界効果トランジスタは、10ピコ秒
以下の極めて速いスイツチ切換え時間を実現して
いる。これらの装置は、高電子移動度トランジス
ター（HEMT）と呼ばれ、その大きなスイツチ
切換え速度から低温での高いチヤネル移動性が生
じている。
かかる一つの装置は、Japanese Journal of
Applied Physics第19巻第５号1980年５月刊、
L225〜L227頁所載の「選択的にドープされた
GaAs／ｎ−A1×Ga1-XAsヘテロ接合をもつ新し
い電界効果トランジスタ」と題するT.ミウラ等
の論文で発表されている。この論文に記載されて
いる装置はシリコンでドープされた砒化ガリウム
アルミニウムの層をサンドイツチ状に挿む一対の
未ドープの砒化ガリウムからできている。この論
文では、頂面エピ層の未ドープの砒化ガリウム表
面にアルミニウムを付着させて、ゲート用整流接
点を実現している。この結果装置の閾値電圧は、
できるだけ制御可能なないし低いものとはならな
い。制御可能な低い閾値電圧をもつ装置は、論理
回路の電源電圧を低くするために不可欠である。
ゲートへのシヨツトキー接点または整流接点を利
用する限り、所望のゼロに近い閾値電圧からずつ
と離れた閾値電圧が得られる。
Japanese Journal of Applied Physics第20巻
第４号、1981年４月、L245〜L248頁所載の
「MBEによつて成長させた選択的にドープされた
GaAs／Ｎ−A1GaAsヘテロ接合構造中の２次元
電子ガスの極めて高い移動度」と題するヒヤミゾ
等の別の論文には、未ドープの砒化ガリウムアル
ミニウム層を未ドープの砒化ガリウム層の頂面に
配置した、選択的にドープされたヘテロ接合構造
が示されている。シリコンでドープされた砒化ガ
リウムアルミニウム層を未ドープの砒化ガリウム
アルミニウム層上に配置し、GaAs／Ｎ−
A1GaAs界面が露出するメサ−エツジを含む接点
領域にAu−Geを塗布して、オーミツク接点が作
られた。この構造を使つて、ヘテロ接合の界面で
の２次元電子ガスの蓄積が調べられた。この同じ
論文には、未ドープの砒化ガリウム層、未ドープ
の砒化ガリウムアルミニウム層およびシリコンで
ドープされた砒化ガリウムアルミニウム層を組み
込んだ、エンハンスメント・モード高電子移動度
トランジスターが示されている。ソースとドレイ
ンにオーミツク接点を付着しながら、シリコンで
ドープされた砒化ガリウムアルミニウム上部層に
アルミニウム・シヨツトキー・ゲートを設けた。
この装置の閾値電圧は室温ゼロ、77〓で0.19ボル
トであつた。この配置はゼロに近い閾値電圧をも
つが、下側層の厚さが薄くて製造中に細心の注意
を払わない限り、シリコンでドープされた砒化ガ
リウムアルミニウム層中にゲートが浸透すると思
われるので、装置特性は非常に制御可能ではな
い。さらに重要なことだが、所期の閾値を得るの
に、層の厚さとドーピング・レベルの両方を制御
するという非常に厳しい条件が必要となつてい
る。高い収率が要求される製造工程では、この種
のステツプは避けるべきである。ともかくもシリ
コンでドープされた砒化ガリウムアルミニウム層
へのオーミツク接点が提案されているが、その装
置のゲートを形成するのにHEMT装置中でオー
ミツク接点ではなくてシヨツトキー接点が使用さ
れている。
米国特許第4151635号明細書には、第１の領域
に形成されたＰ−チヤネルMOS装置と第２の領
域に形成されたＮ−チヤネルMOS装置が示され
ている。Ｐ−チヤネル装置とＮ−チヤネル装置
は、各々両装置の閾値電圧の整合を可能にするた
めに多結晶材料をＰ型不純物でドープした多結晶
ゲート構造を備えている。この特許の装置は酸化
物バリア層を組み込まない本発明の２重ヘテロ接
合構造とは異なり、周知の絶縁ゲート電界効果ト
ランジスターである。本発明では、多結晶性ゲー
ト構造をＰ型不純物でドープする代りに半導体バ
リア層中にＮ型不純物とＰ型不純物の両方を導入
して、閾値を本発明の新規な構造の結果としてゼ
ロに近い閾値から上方または下方に調節する。
米国特許第4075652号明細書には、チヤネル領
域がより高い移動度をもつｎ型砒化ガリウムから
なり、ゲート領域がヘテロエピタキシヤルに成長
したＰ型砒化ガリウムアルミニウムからなる型式
のヘテロ接合型GaAs接合電界効果トランジスタ
ーが記述されている。ゲート、ソース、ドレイン
領域はセルフアラインされ、ドレイン電極はアル
ミニウムのような金属性である。この構造では、
第１層と第２層の間のｐ−ｎ接合によつてゲート
接合が実現され、第２層中の電界によつて第１層
中の導電性が制御される。第２層と同じ導通型の
第３層が、第２層の延長部分を形成し、アルミニ
ウムのオーミツク接点がゲート延長部分に形成さ
れている。この特許の装置は、本願の装置がゲー
トの導通型がチヤネル領域の導通型と同じである
２重ヘテロ接合装置であるという点で、異なつて
いる。この特許は、第２層のエツチ速度よりも遅
いエツチ速度でエツチされる第３層を設けて第２
層の部分を第３層の残りの部分よりもずつと狭く
し、それによつて装置のゲート長を１ミクロンの
オーダーにする点にある。この特許には同じ導通
型のゲート領域とチヤネル領域をもたらすことに
よつて、閾値がゼロに近い装置を得ることができ
ること、あるいは未ドープのバリア層をドープす
ることによつて閾値を制御できることは何も示唆
されていない。
IEEE Transaction on Electron Devices、
1975年８月号、613頁所載の「新しいヘテロ接合
ゲートGaAsFET」と題する論文には、上記特許
に示されているものと同様の金ゲルマニウム共晶
のソース、ドレン、ゲート接点を使用した構造が
示されている。この結果、不純物濃度が１×1018
cm-3より高い場合にＰ−GaAsゲートへの優れた
オーミツク接点が得られた。上記論文および関連
特許の装置が接合型電界効果トランジスター
（JFET）である限り、本願のヘテロ接合構造と
は無関係である。これらの引用文献特に最後に引
用した論文はオーミツク接点をＰ−ドープ砒化ガ
リウム層に作ることができることを表すにすぎな
い。
〔発明の目的〕
本発明の第１の目的は、ソース、ドレイン、チ
ヤネル領域を含む層に隣接するバリア層にドーパ
ントを加えて装置の閾値を制御し、ドーパントの
導電型に応じて閾値をよりプラスまたはマイナス
にする、ヘテロ接合電界効果トランジスターをも
たらすことである。
第２の目的は、そのゲートがゼロ・ボルトで基
本的に非導通（エンハンスメント・モードのデバ
イス）であり、バリア層の制御ドーピングによつ
てそのゲートがゼロ・ボルトで導通（デプレツシ
ヨン・モードのデバイス）にすることができる、
ヘテロ接合電界効果トランジスターをもたらすも
のである。
〔発明の概要〕
本発明は、 間隔を置いて配置された同じ導電型のソース領
域及びドレイン領域をもち、それらの間で、チヤ
ネル領域を画定する、単結晶半導体材料の第１の
層と、 上記第１の層の上記チヤネル領域上に配置され
て、その界面において上記第１の層とヘテロ接合
を形成し、 上記第１の層との間のバンド・エネルギー差に
よつて所与の高さのバリアがもたらされる、上記
半導体材料とは異なる単結晶材料よりなるバリア
層と、 上記バリア層の上に配置され、その界面におい
て上記バリア層とヘテロ接合を形成し、上記バリ
ア層に対するバリア高さが上記所与のバリア高さ
とほぼ等しくされた、上記ソース領域と同じ導電
型のドーパントによつて濃くドープされた単結晶
半導体材料よりなる第２の層と、 上記第２の層の上に配置されたオーミツク接点
層 とを備えた２重ヘテロ接合FETにおいて、 上記第１の層の上記ヘテロ接合界面における伝
導帯準位とフエルミ準位の差として求まるFET
の閾値電圧がゼロ・ボルト付近で上方または下方
にシフトするように、 上記バリア層のうちの上記第１の層の側の部分
を未ドープの状態に保ちつつ、上記バリア層のう
ちの上記第２の層の側の部分にドーパントを加え
る ことを特徴とする、２重ヘテロ接合FETの閾値
電圧の制御方法 である。
〔実施例〕
次に第１図を参照すると、本発明の教示にもと
づくｎチヤネル２重ヘテロ接合電界効果トランジ
スターの断面図が示してある。第１図で、ヘテロ
接合電界効果トランジスター１は、例えば未ドー
プの砒化ガリウムの層２を含んでいる。成長中の
バツクグラウンド・ドーピングによつて層２をＰ
導電型ドーパントで悪影響なく軽度にドープする
ことができる。層２は、半絶縁性砒化ガリウムの
層（図示せず）またはその他の適当な基板上にエ
ピタキヤルに成長させた砒化ガリウムの単結晶層
である。ソース領域３とドレイン領域４が層２中
に配置してある。領域３，４は、例えば、イオン
注入によつてシリコンなどのｎ導通型ドーパント
でドープされている。もちろんｎ導電型装置１に
適当な電位を印加すると、ｎ導通型のチヤネル領
域が領域３，４の間に形成される。層２は第１図
では別にＳ１′として示してある。
第１図で、例えば未ドープの砒化ガリウムアル
ミニウムのバリア素子５がソース領域３とドレイ
ン領域４の間のチヤネル領域の上に重なつてい
る。バリア層５は、半導体技術の専門家には周知
のやり方で例えば分子ビーム・エピタキシー
（MBE）によつてエピタキシヤルに付着させた砒
化ガリウムアルミニウム層から形成されている。
第１図で、ゲート層６がバリア素子５の上に配
置されている。ゲート層６は、例えば半導体技術
の専門家には周知のやり方でMBEによつて付着
させた、シリコンなどのｎ導電型ドーパントで高
度にドープされた（２×1018cm-3）砒化ガリウム
単結晶層である。ゲート６の上にゲート層６との
オーミツク接点を形成する金−ゲルマニウムなど
の金属の接点７が設けられる。
最後に、第１図で金属接点８，９はそれぞれソ
ース領域３およびドレイン領域４を接触させてい
る。接点８，９はそれぞれ領域３，４とのオーミ
ツク接点を形成し、例えば合金化した金−ゲルマ
ニウムで作成することができる。
バリア素子５とゲート層６は、第１図では別に
それぞれ層Ｓ２およびＳ１として示してある。第
１図で、層２とゲート層６は同じ材料でできてお
り、ゲート層６のドーパントは層２中のチヤネル
領域に供給されるキヤリアの型と同じである。ゲ
ート層６と層２は同じ材料でできているので、こ
れらの層のバリア素子に関するバリア高さは等し
い。層２，６の材料は同じである必要がないこと
を指摘しておく。層６は例えば砒素やアンチモン
などのｎ導通型ドーパントでドープされたゲルマ
ニウムで作ることができる。
次に第２図を参照すると、第１図の装置１のバ
ンド・エネルギー図が示してある。第１図で使用
した参照番号および記号は第２図ないし第４図で
使用する場合も同じ要素を示す。
２つの半導体Ｓ１とＳ２の電子親和力Ｘ１とＸ
２がＸ１＞Ｘ２の様に異なり、２つの半導体間に
ヘテロ接合が形成される場合、ヘテロ接合の界面
に伝導帯エツジの不連続ないしバリア高さφB＝
qx1−qx2が生じる。未ドープの半導体Ｓ２の素
子５が半導体Ｓ１のゲート層６と下側の半導体Ｓ
１′の層２の間にサンドイツチ状に挿まれた第１
図の２重ヘテロ接合構造体では、Ｓ１とＳ１′は
同じ電子親和力X1＞X2である。第２図はかかる
構造のエネルギー・バンド図を示したもので、
ECは伝導帯−エツジ、Efはフエルミ準位である。
バリア素子５（Ｓ２）に対するゲート層６（Ｓ
１）のバリア高さ（φB１）と層２（Ｓ１′）のバ
リア高さ（φB２）はほぼ同じである。Ｓ１とＳ
１′は同じ材料にすることができるが、必ずしも
そうしなくてもよいことを指摘しておく。Ｓ１
（層６）が第２図でn+の記号で示されているよう
に非常に高度にドープされ、Ｓ１′（層２）が記
号P-で示されるように軽度にドープされ、それ
らのバリア高さがほぼ同じである場合、ゲート層
６と層２の間にゼロ電圧バイアスを印加すると、
伝導帯エツジEcはＳ１′（層２）中のＳ１′／Ｓ
２界面付近でフエルミ準位Efに近づく。言い換
えれば、Ｓ１′／Ｓ２界面で導電性チヤネルを形
成するための閾値電圧は、ほぼゼロ・ボルトであ
る。低電力で高速の論理回路に使用する電界効果
トランジスターでは、制御可能なゼロに近い閾値
が望ましい。本願の高度にドープされた半導体層
６へのオーム性接点７を用いて得られる、ゼロに
近い閾値が制御可能性を再現性を備えていること
は、同様のゼロに近い閾値を実現するために層の
厚さとドーピングの厳密な制御を必要とする先行
技術のシヨツトキー・バリア・ゲート構造中でゼ
ロに近い閾値を得るのが困難なのと対照的であ
る。先行技術がシヨツトキー・バリア・ゲートを
利用した２重ヘテロ接合構造を示している限りに
おいて、本願の半導体ゲート法を使用する場合の
利点が先行技術によつて認識されたことはない。
次に第３図および第４図を参照すると、第３図
では半導体Ｓ２（層５）がｎ導電型ドーパントで
ドープされており、第４図ではＳ２半導体（層
５）がＰ導通型ドーパントでドープされている点
を除き、第２図に示したものと同様のバンド・エ
ネルギー図が示してある。層５にドーパントを加
えると第１図の装置１の閾値電圧が変化する。一
般にバリア層５が充分に薄い場合、完全にキヤリ
アを欠いており、従つて非導通である。しかし層
２に隣接する狭い50〜250Åの領域を未ドープの
まま残す様に層５にドーパントを加える場合、層
５にドーパントを加えたことがチヤネル電子移動
度に悪影響を与えることはない。特に層５にｎ導
電型ドーパントを加えると装置１の閾値がシフト
して、第３図に示すように装置１を閾値にもたら
すのにより大きな負のゲート電圧が必要になる。
同様に層５にＰ導電型ドーパントを加えると、閾
値がシフトして、第４図に示すように装置１を閾
値にもたらすのにより大きな正のゲート電圧が必
要になる。
以上の説明は、ｎチヤネル電界効果トランジス
ターに重点を置いたものであつたが、Ｐチヤネル
電界効果トランジスターも以下の点を除いて第１
図に示したものと同じ基本構造をもつことを指摘
しておく。層２は未ドープまたは僅かなｎ導電型
バツク・グラウンド・ドーピングを含み、領域
３，４はＰ導電型となり、層６はＰ導電型ドーパ
ントで高度にドープされ、オーミツク接点７，
８，９は接点を設ける材料に適したものとする。
Ｐチヤネル装置に含まれる材料としては、層２は
ゲルマニウム、素子５は未ドープのセレン化亜
鉛、層６は砒素またはアンチモンでドープされた
ゲルマニウム、領域３，４はドープされたゲルマ
ニウム、オーミツク接点７，８，９はインジウム
またはスズとすることができる。
別のｎチヤネルの具体例では、層２はゲルマニ
ウム、素子は砒化ガリウムアルミニウム、層６は
砒素またはアンチモンでドープされたゲルマニウ
ム、領域３，４は砒素またはアンチモンでドープ
され、接点７，８，９はインジウムまたはスズで
できている。
別のＰチヤネルの具体例では、層２はゲルマニ
ウム、素子５は砒化ガリウムアルミニウム、層６
はガリウムでドープされた砒化ガリウム、領域
３，４はガリウムでドープされ、接点７，８，９
はインジウムまたはスズでできている。
さらに別のｎチヤネルの具体例では、層２は砒
化インジウム、素子５はセレンまたはテルルでド
ープされたテルル化亜鉛、層６は砒化インジウ
ム、領域３，４はセレンまたはテルルでドープさ
れ、接点７，８，９は金でできている。
上記の全ての具体例は、それらの素子５が未ド
ープのとき電圧閾値が通常はOVに近い。しか
し、Ｐ型またはｎ型ドーパントを各素子５中に導
入して、電圧閾値をよりプラスまたはよりマイナ
スに調節することができる。
第２図ないし第４図は未ドープのバリア素子お
よびドープされたバリア素子をもつｎチヤネル装
置に対する伝導帯エツジ（Ec）を示したもので
あるが、価電子帯エツジ（Ev）は、フエルミ準
位（Ef）の下にある伝導帯エツジ（Ec）の鏡像
であり、ｎ導電型とＰ導電型をそれぞれＰ導電型
とｎ導電型に換えるべきことを除き、類似の特性
を有している。Ｐチヤネルについても、ｎチヤネ
ル装置と同じく、バリア高さφB１とφB２は等し
い。
第１図の装置１は、以下のステツプを用いて製
造することができるが、その多くは半導体製造技
術の専門家には周知のものである。
層２，５，６は、分子ビーム・エピタキシー
（MBE）によつて成長させることができる。層２
と６は砒化ガリウムGaAsでできており、層５は
砒化ガリウムアルミニウムA1×Ga1-1XAs（ただ
しＸ＝0.3）でできている。層２，５，６を半絶
縁性砒化ガリウムその他の適当な基板上に成長さ
せることができる。付着の間に上側の砒化ガリウ
ム層６は、シリコンなどのｎ導電型ドーパントで
高度に（＞２×1018cm-3）ドープする。層６は、
できるだけ高度にドープすべきであり、オーミツ
ク接点から曲るバンドがゲート６と素子５の間の
ヘテロ接合に浸透しないような厚さとする。また
オーム性接点をゲート６に合金化する場合、ゲー
ト６の厚さを合金化深度より大きくすべきであ
る。
次のステツプでは、周知のフオトリソグラフイ
−エツチング技術を用いて上側の砒化ガリウム層
６の一部を選択的にエツチし、マスクされた部分
以外の砒化ガリウムを除去する。NH4OH：
H2O2のような選択的エツチで砒化ガリウムは選
択的にエツチされる。
HFなど別の選択的エツチを用いて、砒化ガリ
ウムアルミニウムの層５を選択的にエツチする。
この２つのエツチング・ステツプによつて、セル
フアライン半導体ゲート６とバリア素子５が後で
第１図の装置１のチヤネル領域となる所の上に形
成される。
ゲート層６とバリア素子５をマスクとして使用
し、例えばフオトレジストによる他の適当なマス
キングを併用して、ソース領域３とドレイン領域
４をシリコンなどのｎ導電型ドーパントでイオン
注入する。ソース領域３とドレイン領域４は、ド
ーピング・レベルが≧1018cm-3である。
層は一般にゲート層６と層２の間に過剰な電源
が流れるのを防止するのに充分な厚さで受け入れ
る限りの高い相互コンダクタンスを維持するのに
充分な薄さにすべきである。最小厚さは200Åで
あるが、200Å〜500Åの有利な範囲の厚さを使用
することができる。
イオン注入の後に周知の化学蒸着技術によつて
露出表面上に例えば二酸化シリコンの絶縁層を付
着させる。ソース、ゲート、ドレイン、周知のフ
オトリソグラフイ・エツチング技術を用いて領域
３，６，４に通じるオーミツク接点用の接点孔を
形成する。
最終ステツプでは、ソース、ドレイン、ゲート
領域３，４，６上にこれらの３つの領域の各々と
合金化オーム性接点を形成する、金−ゲルマニウ
ムなどの金属を付着させて、オーム性接点を形成
する。金属を付着させた後、周知のフオトリソグ
ラフイ・マスキング・エツチング技術によつて接
点を画定し合金化する。第１図に示したものと類
似の構造が得られる。
第１図の装置の閾値を調節することが望ましい
場合、MBEによる付着中にマグネシウムまたは
ベリリウムおよびシリコンなどのＰ導電型または
ｎ導電型ドーパントをバリア素子５中に導入して
素子５の層２とのヘテロ接合付近の部分は未ドー
プであり、素子５のゲート層６とのヘテロ接合付
近の部分は1018cm-3のレベルにドープされるよう
にする。すなわち素子５の厚さが400Åの場合、
素子５の上側200Åだけをドープする。得られる
閾値電圧V+は約±0.4Vである。
操作に当つては、未ドープの砒化ガリウムの層
２、厚さ500Åの未ドープの砒化ガリウムアルミ
ニウムの素子５、高度にドープされたｎ導通型砒
化ガリウムの層６を備えた装置１では、ドレイン
電源電圧VDDは≦１ボルト、ゲート上の制御電圧
もやはり≦１ボルトにする。
高いチヤネル移動度を実現するため、第１図の
装置をできれば77゜Kで動作させるとよい。
【図面の簡単な説明】
第１図は、オーミツク接点をもつ半導体ゲート
を利用した２重ヘテロ接合ｎチヤネル電界効果ト
ランジスターの部分断面図である。この装置の閾
値電圧は、通常ゼロに近く、低温（77゜K）で高
いチヤネル移動度をもつ。第２図は、バリア素子
が未ドープの場合、第１の層とバリア素子の間に
形成されたヘテロ接合に隣接する第１層の導電帯
エツジ（Ec）がフエルミ準位（Ef）に近いこと
を示す、第１図の装置のバンド・エネルギー図で
ある。第３図は、バリア素子をｎ導通型ドーパン
トでドープして、閾値電圧（VT）をよりマイナ
スにすることを除いては、第２．１図に示したも
のと同様のバンド・エネルギー図である。第４図
は、バリア素子をＰ導電型ドーパントでドープし
て、第１図の装置の閾値（VT）をよりプラスに
することを除いては、第２図に示したものと同様
のバンド・エネルギー図である。 １……ヘテロ接合FET、２……未ドープ砒化
ガリウム層、３……ソース、４……ドイメン、５
……バリア素子、６……ゲート電極、７，８，９
……接点。

Claims (1)

  1. 【特許請求の範囲】 １ 間隔を置いて配置された同じ導電型のソース
    領域及びドレイン領域をもち、それらの間で、チ
    ヤネル領域を画定する、単結晶半導体材料の第１
    の層と、 上記第１の層の上記チヤネル領域上に配置され
    て、その界面において上記第１の層とヘテロ接合
    を形成し、 上記第１の層との間のバンド・エネルギー差に
    よつて所与の高さのバリアがもたらされる、上記
    半導体材料とは異なる単結晶材料よりなるバリア
    層と、 上記バリア層の上に配置され、その界面におい
    て上記バリア層とヘテロ接合を形成し、上記バリ
    ア層に対するバリア高さが上記所与のバリア高さ
    とほぼ等しくされた、上記ソース領域と同じ導電
    型のドーパントによつて濃くドープされた単結晶
    半導体材料よりなる第２の層と、 上記第２の層の上に配置されたオーミツク接点
    層 とを備えた２重ヘテロ接合FETにおいて、 上記第１の層の上記ヘテロ接合界面における伝
    導帯準位とフエルミ準位の差として求まるFET
    の閾値電圧がゼロ・ボルト付近で上方または下方
    にシフトするように、 上記バリア層のうちの上記第１の層の側の部分
    を未ドープの状態に保ちつつ、上記バリア層のう
    ちの上記第２の層の側の部分にドーパントを加え
    る ことを特徴とする、２重ヘテロ接合FETの閾値
    電圧の制御方法。
JP58127058A 1982-12-30 1983-07-14 ２重ヘテロ接合ｆｅｔ Granted JPS59124171A (ja)

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