JPH0373533A - ケイ素集積回路に高導電率領域を形成する方法 - Google Patents

ケイ素集積回路に高導電率領域を形成する方法

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JPH0373533A JP2122773A JP12277390A JPH0373533A JP H0373533 A JPH0373533 A JP H0373533A JP 2122773 A JP2122773 A JP 2122773A JP 12277390 A JP12277390 A JP 12277390A JP H0373533 A JPH0373533 A JP H0373533A
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ４皇まをＵＵ史乱造 本発明は集積回路技術の分野にＷ！Ｉ連する。より詳細
には、本発明は集積回路に導電性の高い領域を提供する
方法にＩＱ１連する。
艷見旦較術及び問題点 本発明は集積回路とその製造方法にｍ達する。
集積回路の領域のＩ！電電率増ず一つの技術に直接反応
ケイ化物化作用（ｓｉｌｉｃｉｄａｔｉｏｎ）がある。
直接反応ケイ化物化作用では、チタンのような金風の層
が、集積回路の表面に被着される。次に構造物は熱され
て、金属を集積回路の露出ｊノだケイ素（Ｓｉｌｉｃｏ
ｎ）表面と反応させ、チタン・ケイ化物（ｔｉｔａｎｉ
ｕｌｌ　　５ｉｌｉｃｉｄｅ）が形成される。反応しな
かった金属はその後エツチングで除去される。この工程
は１９８３年５月１７日に発行きれ、本出願の譲受人に
譲渡された、タシコ等による米国特許番号第４．３８４
，３０１号に記載されている。
この技術には短絡の問題がある。直接反応工程の間、ケ
イ素はチタンの層に上方向に拡散し、隣接する導電性の
領域の間にチタンεケイ化物の楢状のものを設ける。こ
れにより望ましくないことに短絡が生じる。この望まし
くない短絡を排除する技術は、１９８５年１０月８日に
発行され、本出願の譲受人に譲渡された、ロー等による
米国特許１１＠第４．５４５．１１６号に記載されてい
る。
〇−の方法では、直接反応段階は窒素雰囲気中で行われ
る。チタンは窒素と反応し、チタン窒化物を形成し、こ
のチタン窒化物は比較的に容易にエツチングされる。従
って競合反応工程が起こり、これによりケイ素と接触す
るチタンの部分はチタン・ケイ化物を形成し、またケイ
素と接触しない領域はチタン窒化物を形成する。チタン
窒化物はその後エツチングにより取除かれる。
直接反応ケイ化物化作用におけるチタン窒化物化作用工
程の他の利点は、チタン窒化物は良い導体を提供し、よ
ってパターン処理されて、集積回路で内部接続として使
用され得ることである。この技術は１９８７年４月１４
８に発行され、本出願の譲受人にｍ渡された、ハロウェ
イ等の米国特許番号第４．６５７，６２８号に記載され
ている。
チタン窒化物８部内部接続は、反対の導電形の拡散領域
を接続するのに特に有用である。この局部内部接続法の
利用による問題の一つは、局部内部接続層の厚さが不均
一になることである。チタン層は十分に薄くなければな
らず、従って上方向の拡散は多機には行われず、よって
ケイ化物領域の間に短絡は起こらない。しかしながらこ
の層が薄０ゆえに、チタン窒化物層は比較的にＩａ＜、
また集積回路の形状の被覆に問題が生じる。
直接反応ケイ化物化作用工程のまた別の問題は、チタン
酸化物の形成である。チタン酸化物は非常に安定した分
子であり、よってエツチングが難しい。酸化物は、チタ
ン被覆ウェハを大気にさらすことにより、または反応チ
ャンバ中に酸素を汚染することにより、工程に侵入する
。この問題に対処する幾つかの方法が提案されている。
これらの方法はチタン層を様々な物質でコーディングす
ることを含む。１９８７年９月３１日に発行されたタン
等による米国特許番号第４．６９０．７３０号では、二
酸化ケイ素の層がチタン層の表面、に形成される。二巌
化ケイ素の層はバリヤを形威し、チタン層の鹸化を妨げ
るが、幾らかの酸化物は二酸化ケイ素からのチタンと反
応する。従ってこの方法は認められない。
ＩＥＥＥエレクトロン・デバイス・レターズ誌、第ＥＤ
Ｌ７１１、第１１号、１９８６年１１月、第６２３Ｉｊ
乃至第６２４頁所載の、ツエン等による「新しい酸化抵
抗自己整合ＴｉＳｉ２工程」では、無定形ケイ素の層が
、チタン層の表面に被着される。しかしながら、これに
より導電性の廟が全体に提供され、またこの層は適切な
ケイ化物領域を提供するようパターン処理されなければ
ならなく、これはケイ素の層が反応してケイ化物を提供
するためである。従って、タシュ等により示された直接
反応ケイ素の自己整合の特性は失われる。
ジャーナル・オブ・バキューム・サイエンス・テクノロ
ジー誌、１９８４年４−６月、第２５９真乃至第２６２
頁所載の、パーク等による「自己整合Ｔ　Ｉ　Ｓ　ｌ　
２工程のＭｏ／Ｔ　ｉ二重層の金属処理」では、モリブ
デン閤がチタン層の上に形成される。参考文献によると
、モリブデン層はチタンの酸化を妨げる有効なバリヤを
提供する。パーク等の実験では、ウェハの半分をモリブ
デン・チタン・スタックでコーディングし、ウェハの他
方の半分ではチタンを露出したままにしておく。パーク
等の結果では、モリブデンが有効な酸化バリヤを提供す
ることが提示されている。しかしながら、金体にモリブ
デンの層を使用した更なる実験が、パーク等による実験
は露出チタンの酸素消費効果のため失敗であると提示し
ている。モリブデン層は、酸素に対して効果的なバリヤ
を提供しないことが判明された。
問題　を　決するための 本発明は、チタンと集積回路の露出したケイ素領域が直
接反応する問、チタン層の酸化を防止する方法を提供す
る。本発明の一実施例ではチタン窒化物層が、チタン層
が被着されたりアクドルで、チタン層の表面に形成され
る。チタン窒化物層は、酸化に対して有効なバリヤを提
供する。よって二酸化チタンの形成は防止される。
加えて、チタン窒化物の局部内部接続が拡散されたＷＡ
域の間に形成されるべきところでは、一番上のチタン窒
化物層が特別な厚さを提供し、導電性の層は完成する。
窒化物雰囲気中でケイ化物化作用を行うことにより、チ
タン窒化物層からチタン層への窒化物の拡散が起こり、
また失われた窒素原子はその雰囲気により置換され、従
ってチタン・ケイ化物短絡に対してブツロッキング層が
提供される。
実施例 第１図乃至第４図は、本発明の一実施例の工程段階を示
す側面略図である。第１図はＮチャンネル・トランジス
タ１０とＰチャンネル◆トランジスタ１２を示し、それ
ぞれは基板１４中に形成される。Ｎチャンネル・トラン
ジスタ１０はＰウェル１６に形成され、ソース領１＊１
８、ゲート２０゜及びドレインｆｆ１ｉ＊２２を含む。
ゲート２０はＰウェル１６からゲート酸化物２４により
分離される。
ＩＩ壁酸化物腑２６はゲート２０の両側に形成される。
Ｐチャンネル・トランジスタ１２はソース領域２８、ゲ
ート３０．及びドレイン領域３２を含む。
ゲート３０＆；ｔＮウェル３４からゲート酸化物１１１
３６により分離される。側壁酸化物騎３８はゲート３０
の両側に形成される。フィールド酸化物領域４０はトラ
ンジスタ１０と１２を互いに、また隣接する能動装置か
ら分離する。
次にチタン層は第１図の構造物の表面にスパッタされ、
第２図に示されるようにチタン１１４２を提供する。チ
タン１４２は約１．０００オングストロームの厚さであ
る。１９８６年２月１８日に発行された、プリンス等に
よる米国特許番号第４゜５７０．３２８号に示されるよ
うに、チタン窒化物のスパッタリング、またはチタン窒
化物の化学気相成長により、チタン窒化物浦４４は次に
チタン層４２の表面に形成される。チタン窒化物＠４４
の被着は、チタン層４２の被着に使用されたのと同じリ
アクトルで行われるのが好ましい。チタン窒化物層４４
は約１．０００オングストロームの厚さである。これに
より、酸素がチタン８４２と接触する機会が最少限とな
り、よってチタン酸化物の形成が最少限となる。
第２図の構造物が次に、約摂氏７００度の温度で約３０
分間、窒素雰囲気中で熱処理される。これによりチタン
層４２は基板１４のケイ素領域や、多結晶ケイ素ゲート
２０及び３０と反応し、第３図に示されるようにチタン
・ケイ化物領域４６を形成する。加えて、チタン・ケイ
化物を形成するように反応しないチタン１４２の部分は
、チタン窒化物１１４４と結合し、チタン窒化物層４８
を提供する。
チタン窒化物層４８は次にパターン処理され、第４図に
示される内部接続の例５０を提供する。
その結果、第４図に示すような構造となる。
本発明の特定の実施例をここに説明してきたが、これら
は本発明の範囲を限定するものではない。
本発明は特許請求の範囲によってのみ定められる。
以上の説明に関連して更に以下の項を開示する。
（１）　　ケイ素集積回路全体にチタンの層を被着じ、
前記チタンの閣の上にチタン窒化物の層を被着し、 前記集積回路を十分なｍ度に熱し、前記チタンの層を前
記ケイ素集積回路の選択された領域と反応させ、チタン
・ケイ化物を形成し、 前記チタン窒化物の層をパターン処理及びエツチングし
、前記集積回路の素子間に導電性の接続を提供し、また
、 前記パターン処理されたチタン窒化物の鱒に絶縁層を形
成し、前記集積回路の他のｍｍ性の素子からの絶縁を提
供することを含む、ケイ素塞ｍ回路の選択された領域に
、導電率の高いＩＩ域を形成する方法。
（２）　　＋１１項に記載した方法において、前記選択
された領域は結晶ケイ素を含む。
（３）＠御された環境のチャンバにケイ素集積回路を置
き、前記ケイ素集積回路の全体にチタン層を被着し、 前記集積回路を前記チャンバから取除くことなく、前記
チャンバ中の前記チタンの膿の上に、チタン窒化物の廟
を被着し、 前記集積回路を十分な温度に熱し、前記チタンの層を前
記ケイ素集積回路の選択された領域と反応させ、チタン
・ケイ化物を形成し、 前記チタン窒化物の層をパターン処理及びエツチングし
、前記ケイ素集積回路の素子間に導電性の接続を提供し
、また、 前記パターン処理されたチタン窒化物の廟に絶縁層を形
成し、前記チタン窒化物層と前記ケイ素集ｆ１回路の他
の導電性の素子との間に、電気的な絶縁を提供すること
を含む、ケイ素集積回路の選択された領域に、導電率の
高い領域を形成する方法。
（４１（，９）項に記載した方法において、前１ｉｉ：
選択された領域は結晶ケイ素を含む。
（５）本発明は、チタンと集積回路の露出したケイ素ａ
ｘｔａが直接反応する闇、チタン層の酸化を防止する方
法を提供する。本発明の一実施例ではチタン窒化物層（
４４〉が、チタンｌ１ｌ（４２）が被着されたりアクド
ルで、チタン舖の表面に形成される。チタン窒化物層は
、酸化に対して有効なバリヤを提供する。よって二酸化
チタンの形成は防止される。
加えて、チタン窒化物の局部内部接続が、拡散された領
域の間に形成されるべきところでは、番上のチタン窒化
物層が特別な厚さを提供し、導電性の層は完成する。窒
化物雰囲気中でケイ化物化作用を行うことにより、チタ
ン窒化物病からチタン層への窒化物の拡散が起こり、ま
た失われた窒素原子はその雰囲気により置換され、従っ
てチタン・ケイ化物短絡に対してブッロッキング層が提
供される。
【図面の簡単な説明】
第１図乃至第４図は、本発明の一実施例である工程段階
を示す側面略図である。 主な符号の説明 １０：Ｎチャンネル・トランジスタ １２：Ｐチャンネル・トランジスタ １４：基板 １６：Ｐウェル ２６．３８：側壁酸化物層 ３４　： ４０　： ４２　： ４４゜ ４６　： Ｎウェル フィールド酸化物領域 チタン層 ４８：チタン窒化物層 チタン・ケイ化物領域

Claims (1)

    【特許請求の範囲】
  1. （１）ケイ素集積回路全体にチタンの層を被着し、前記
    チタンの層の上にチタン窒化物の層を被着し、 前記集積回路を十分な温度に熱し、前記チタンの層を前
    記ケイ素集積回路の選択された領域と反応させ、チタン
    ・ケイ化物を形成し、 前記チタン窒化物の層をパターン処理及びエッチングし
    、前記集積回路の素子間に導電性の接続を提供し、また
    、 前記パターン処理されたチタン窒化物の層に絶縁層を形
    成し、前記集積回路の他の導電性の素子からの絶縁を提
    供することを含む、ケイ素集積回路の選択された領域に
    、導電率の高い領域を形成する方法。
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229311A (en) * 1989-03-22 1993-07-20 Intel Corporation Method of reducing hot-electron degradation in semiconductor devices
US5268590A (en) * 1989-12-27 1993-12-07 Motorola, Inc. CMOS device and process
US5166771A (en) * 1990-01-12 1992-11-24 Paradigm Technology, Inc. Self-aligning contact and interconnect structure
KR940008936B1 (ko) * 1990-02-15 1994-09-28 가부시끼가이샤 도시바 고순도 금속재와 그 성질을 이용한 반도체 장치 및 그 제조방법
US5196360A (en) * 1990-10-02 1993-03-23 Micron Technologies, Inc. Methods for inhibiting outgrowth of silicide in self-aligned silicide process
US5086016A (en) * 1990-10-31 1992-02-04 International Business Machines Corporation Method of making semiconductor device contact including transition metal-compound dopant source
US5250467A (en) * 1991-03-29 1993-10-05 Applied Materials, Inc. Method for forming low resistance and low defect density tungsten contacts to silicon semiconductor wafer
JP2725944B2 (ja) * 1991-04-19 1998-03-11 インターナショナル・ビジネス・マシーンズ・コーポレイション 金属層堆積方法
CA2061119C (en) * 1991-04-19 1998-02-03 Pei-Ing P. Lee Method of depositing conductors in high aspect ratio apertures
EP0517368B1 (en) * 1991-05-03 1998-09-16 STMicroelectronics, Inc. Local interconnect for integrated circuits
US5326724A (en) * 1991-12-27 1994-07-05 Texas Instruments Incorporated Oxide-capped titanium silicide formation
US5834368A (en) * 1992-02-13 1998-11-10 Nec Corporation Integrated circuit with a metal silicide film uniformly formed
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
TW209308B (en) * 1992-03-02 1993-07-11 Digital Equipment Corp Self-aligned cobalt silicide on MOS integrated circuits
US5858868A (en) * 1992-05-08 1999-01-12 Yamaha Corporation Method of manufacturing a laminated wiring structure preventing impurity diffusion therein from N+ and P+ regions in CMOS device with ohmic contact
US5378660A (en) * 1993-02-12 1995-01-03 Applied Materials, Inc. Barrier layers and aluminum contacts
KR0135163B1 (ko) * 1993-12-16 1998-04-22 문정환 얕은 접합의 소오스/드레인영역과 실리사이드를 갖는 모스트랜지스터의 제조방법
JP2720827B2 (ja) * 1994-07-05 1998-03-04 日本電気株式会社 半導体装置の製造方法
EP0697723A3 (en) 1994-08-15 1997-04-16 Ibm Process for metallizing an insulating layer
US5633202A (en) * 1994-09-30 1997-05-27 Intel Corporation High tensile nitride layer
US5576579A (en) * 1995-01-12 1996-11-19 International Business Machines Corporation Tasin oxygen diffusion barrier in multilayer structures
US6726776B1 (en) 1995-11-21 2004-04-27 Applied Materials, Inc. Low temperature integrated metallization process and apparatus
US6066358A (en) * 1995-11-21 2000-05-23 Applied Materials, Inc. Blanket-selective chemical vapor deposition using an ultra-thin nucleation layer
US6077781A (en) 1995-11-21 2000-06-20 Applied Materials, Inc. Single step process for blanket-selective CVD aluminum deposition
US5877087A (en) 1995-11-21 1999-03-02 Applied Materials, Inc. Low temperature integrated metallization process and apparatus
JPH1064902A (ja) * 1996-07-12 1998-03-06 Applied Materials Inc アルミニウム材料の成膜方法及び成膜装置
TW366585B (en) * 1996-08-17 1999-08-11 United Microelectronics Corp Manufacturing method of low-temperature epitaxy titanium silicide
US6001420A (en) * 1996-09-23 1999-12-14 Applied Materials, Inc. Semi-selective chemical vapor deposition
GB2319533B (en) * 1996-11-22 2001-06-06 Trikon Equip Ltd Methods of forming a barrier layer
US6537905B1 (en) 1996-12-30 2003-03-25 Applied Materials, Inc. Fully planarized dual damascene metallization using copper line interconnect and selective CVD aluminum plug
US6139697A (en) * 1997-01-31 2000-10-31 Applied Materials, Inc. Low temperature integrated via and trench fill process and apparatus
US5911114A (en) * 1997-03-21 1999-06-08 National Semiconductor Corporation Method of simultaneous formation of salicide and local interconnects in an integrated circuit structure
US5902129A (en) * 1997-04-07 1999-05-11 Lsi Logic Corporation Process for forming improved cobalt silicide layer on integrated circuit structure using two capping layers
TW353206B (en) 1997-05-17 1999-02-21 United Microelectronics Corp Process for producing self-aligned salicide having high temperature stability
EP0896364A1 (en) * 1997-08-07 1999-02-10 Lucent Technologies Inc. Method of making a field-effect transistor with self-aligned TiSi2/TiN source and drain contacts
US5989623A (en) * 1997-08-19 1999-11-23 Applied Materials, Inc. Dual damascene metallization
US6605531B1 (en) 1997-11-26 2003-08-12 Applied Materials, Inc. Hole-filling technique using CVD aluminum and PVD aluminum integration
US6080285A (en) * 1998-09-14 2000-06-27 Applied Materials, Inc. Multiple step ionized metal plasma deposition process for conformal step coverage
US6228777B1 (en) 1999-06-08 2001-05-08 Intel Corporation Integrated circuit with borderless contacts
US6207558B1 (en) * 1999-10-21 2001-03-27 Applied Materials, Inc. Barrier applications for aluminum planarization
US6797620B2 (en) * 2002-04-16 2004-09-28 Applied Materials, Inc. Method and apparatus for improved electroplating fill of an aperture
US6743721B2 (en) 2002-06-10 2004-06-01 United Microelectronics Corp. Method and system for making cobalt silicide
US8803243B2 (en) 2012-01-03 2014-08-12 International Business Machines Corporation Complementary metal oxide semiconductor (CMOS) device having gate structures connected by a metal gate conductor

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4384301A (en) * 1979-11-07 1983-05-17 Texas Instruments Incorporated High performance submicron metal-oxide-semiconductor field effect transistor device structure
US4545116A (en) * 1983-05-06 1985-10-08 Texas Instruments Incorporated Method of forming a titanium disilicide
JPS61183942A (ja) * 1985-02-08 1986-08-16 Fujitsu Ltd 半導体装置の製造方法
JPH0770500B2 (ja) * 1985-03-18 1995-07-31 株式会社日立製作所 電極・配線の製造方法
US4657628A (en) * 1985-05-01 1987-04-14 Texas Instruments Incorporated Process for patterning local interconnects
JPH065696B2 (ja) * 1985-05-13 1994-01-19 株式会社東芝 半導体装置の製造方法
US4687542A (en) * 1985-10-24 1987-08-18 Texas Instruments Incorporated Vacuum processing system
US4690730A (en) * 1986-03-07 1987-09-01 Texas Instruments Incorporated Oxide-capped titanium silicide formation

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