JPH0375104B2 - - Google Patents
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- JPH0375104B2 JPH0375104B2 JP61165493A JP16549386A JPH0375104B2 JP H0375104 B2 JPH0375104 B2 JP H0375104B2 JP 61165493 A JP61165493 A JP 61165493A JP 16549386 A JP16549386 A JP 16549386A JP H0375104 B2 JPH0375104 B2 JP H0375104B2
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- control circuit
- communication control
- data
- parity error
- memory
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- 238000004904 shortening Methods 0.000 description 1
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- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
〔概要〕
HDLC（High Level data Link Control）手
順の通信を可能とする通信制御回路と、パリテイ
ビツト付メモリと、前記通信制御回路と前記メモ
リ間のデータ転送を制御するDMA（Direct
memory access）転送制御回路を備えた通信制
御装置であつて、前記通信制御回路にパリテイー
エラー信号を受けてアボートパターンを発生する
回路を設け、前記DMA転送制御回路より前記通
信制御回路にライト信号を出力後にパリテイエラ
ーを検出し、パリテイエラーが検出されたときは
前記アボートパターンを発生させてそのフレーム
を無効とするように構成し、DMA転送の時間を
短くするように構成したものである。[Detailed Description of the Invention] [Summary] A communication control circuit that enables HDLC (High Level Data Link Control) procedure communication, a memory with a parity bit, and a DMA that controls data transfer between the communication control circuit and the memory. (Direct
A communication control device equipped with a transfer control circuit (memory access), wherein the communication control circuit is provided with a circuit that generates an abort pattern in response to a parity error signal, and the DMA transfer control circuit sends a write signal to the communication control circuit. It is configured to detect a parity error after outputting a parity error, and when a parity error is detected, generate the abort pattern and invalidate the frame, thereby shortening the DMA transfer time. be.
本発明は通信制御装置に関するもので、さらに
詳しくは、特にパリテイエラーによる誤つたデー
タの送出を防ぎながら高速にメモリから通信制御
回路へデータを転送するDMA転送制御回路に関
するものである。
The present invention relates to a communication control device, and more particularly to a DMA transfer control circuit that transfers data from memory to a communication control circuit at high speed while preventing erroneous data transmission due to parity errors.
従来パリテイビツト付メモリのデータを通信制
御回路へDMA転送する場合、メモリからリード
したデータにパリテイエラーが発生していないこ
とを確認してから通信制御回路へライトするとい
う方法をとつていた。これを第５図に示す。
Conventionally, when data in a memory with a parity bit is DMA transferred to a communication control circuit, a method has been used in which the data read from the memory is checked to ensure that no parity errors have occurred before being written to the communication control circuit. This is shown in FIG.
第５図において、時刻t1において通信制御回路
からデータ要求信号が出力され、時刻t2において
DMA転送制御回路がメモリに対してリード信号
を出力すると、時刻t3においてメモリがデータを
出力し、時刻t4においてパリテイエラーを検出す
る。パリテイエラーが発生していなければ、時刻
t5において通信制御回路へライト信号を出力し、
もしパリテイエラーが発生していればライト信号
は出力されない。時刻t6においてライト信号をネ
ゲートしDMA転送サイクルを終了する。 In FIG. 5, a data request signal is output from the communication control circuit at time t 1 , and a data request signal is output at time t 2 .
When the DMA transfer control circuit outputs a read signal to the memory, the memory outputs data at time t3 and detects a parity error at time t4 . If no parity error occurs, the time
At t 5 , a light signal is output to the communication control circuit,
If a parity error has occurred, no write signal will be output. At time t6 , the write signal is negated and the DMA transfer cycle ends.
これは誤つたデータを通信制御回路が送信デー
タとして送出するのを防止するためである。 This is to prevent the communication control circuit from sending out erroneous data as transmission data.
しかしこのDMA転送の方法はメモリよりリー
ドしたデータにパリテイエラーが発生していない
ことを確認する時間を確保してから、通信制御回
路へのライト動作が始まるために、DMA転送が
遅くなるという欠点がある。すなわち第５図にお
いて、時刻t3からt5までの時間がパリテイエラー
の検出に余分とられるのである。
However, this DMA transfer method slows down the DMA transfer because it takes time to confirm that no parity errors have occurred in the data read from memory before writing to the communication control circuit begins. There are drawbacks. That is, in FIG. 5, extra time is taken from time t 3 to t 5 to detect the parity error.
本発明はこのような点にかんがみて創作された
もので、簡易な構成でDMA転送時間を短縮する
ようにした通信制御装置を提供することを目的と
している。 The present invention was created in view of these points, and an object of the present invention is to provide a communication control device that has a simple configuration and shortens DMA transfer time.
本発明は通信制御装置のつぎの３つの点、すな
わち
(イ) HDLC手順が開始フラグと終了フラグの間に
あるフレームと呼ばれるデータブロツク単位で
データの受け渡しを行うこと、
(ロ) HDLC手順がアボートパターンを持つてお
り、アボートパターンの送出により送出中のフ
レームが無効となること、および
(ハ) 通信制御回路がデータ信号を受けとつてから
シリアルデータに変換して送出するまでに時間
があること
を利用し、誤つたデータを通信制御回路にライト
されてもそのデータを含むフレームが有効なフレ
ームとして送出されるのを防ぐために、パリテイ
エラーをライト信号出力後に検出し、パリテイエ
ラー検出時にはアボートパターンを発生させてフ
レームを無効とするようにしたものである。
The present invention focuses on the following three aspects of the communication control device, namely (a) that the HDLC procedure transfers data in units of data blocks called frames between the start flag and the end flag, and (b) that the HDLC procedure is aborted. (c) There is a time period between when the communication control circuit receives the data signal and when it converts it into serial data and sends it out. By using The frame is invalidated by generating an abort pattern.
第１図は本発明の通信制御装置の１実施例を示
す図である。
FIG. 1 is a diagram showing one embodiment of a communication control device of the present invention.
第１図において１はDMA転送制御回路、２は
メモリ、３は通信制御回路、４はパリテイエラー
検出回路、５はアボートパターン発生回路であ
る。 In FIG. 1, 1 is a DMA transfer control circuit, 2 is a memory, 3 is a communication control circuit, 4 is a parity error detection circuit, and 5 is an abort pattern generation circuit.
第１図における装置において、HDLC手順にお
けるフレームは第２図のごとく構成される。第２
図において、１１は開始フラグ、１２は終了フラ
グ、１３はデータ、１４はCRCコードを示し、
フラグは同図に示すごとく連続した６ケの“１”
として構成される。 In the apparatus shown in FIG. 1, a frame in the HDLC procedure is structured as shown in FIG. Second
In the figure, 11 is a start flag, 12 is an end flag, 13 is data, 14 is a CRC code,
The flag is six consecutive “1”s as shown in the figure.
Constructed as.
第１図におけるアボートパターン発生回路はパ
リテイエラーを検出すると図示のごとく連続した
７ケ以上のパターンを発生し、フレームの中にか
かるパターンがあるとアボートパターンとみな
し、フレームを無効とする。 When the abort pattern generating circuit in FIG. 1 detects a parity error, it generates seven or more consecutive patterns as shown in the figure, and if such a pattern is present in a frame, it is regarded as an abort pattern and the frame is invalidated.
通信制御回路３はパラレルデータをシリアルデ
ータに変換するものであつて、第３図はその動作
を説明するタイミングチヤートである。第３図に
おいて、ａは第１図におけるデータ転送要求信
号、ｂはライト信号、ｃはメモリ２から読出され
たライトデータ（パラレルデータ）、ｄは送出デ
ータ（シリアルデータ）をそれぞれ示している。
通信制御回路３がパラレルデータをライトされて
からシリアルデータに変換して出力するまでに時
間がかゝる。この時間を利用してパリテイエラー
を検出するものである。 The communication control circuit 3 converts parallel data into serial data, and FIG. 3 is a timing chart illustrating its operation. In FIG. 3, a indicates the data transfer request signal in FIG. 1, b indicates a write signal, c indicates write data (parallel data) read from the memory 2, and d indicates sending data (serial data).
It takes time for the communication control circuit 3 to convert parallel data into serial data and output it after it is written. This time is used to detect parity errors.
第４図に第１図の装置の動作を説明するタイミ
ングチヤートを示す。第４図において、ａは通信
制御回路３よりDMA転送制御回路１へのデータ
転送要求信号、ｂはbMA転送制御回路１よりメ
モリ２へのリード信号、ｃはメモリ３より読出さ
れるパラレルデータ、ｄはパリテイエラー検出回
路４によるパリテイエラー検出タイミング、ｅは
DMA転送制御回路１より通信制御回路３へのラ
イト信号、ｆはパリテイエラー検出信号、ｇはシ
リアル送信データをそれぞれ示す。 FIG. 4 shows a timing chart explaining the operation of the device shown in FIG. 1. In FIG. 4, a is a data transfer request signal from the communication control circuit 3 to the DMA transfer control circuit 1, b is a read signal from the bMA transfer control circuit 1 to the memory 2, c is parallel data read from the memory 3, d is the parity error detection timing by the parity error detection circuit 4, and e is the parity error detection timing.
A write signal is sent from the DMA transfer control circuit 1 to the communication control circuit 3, f indicates a parity error detection signal, and g indicates serial transmission data.
第４図のタイミングチヤートに示すごとく、本
実施例ではパリテイエラーを検出する前にライト
信号が出力するために、DMA転送の時間が短縮
される。 As shown in the timing chart of FIG. 4, in this embodiment, the write signal is output before a parity error is detected, so the DMA transfer time is shortened.
またパリテイエラーが発生しても、すなわち誤
つたデータであつても、そのライトされたデータ
がシリアルデータに変換される前に、アボートパ
ターンが出力されるため、誤つたデータを送出す
ることはない。 Furthermore, even if a parity error occurs, that is, even if the data is incorrect, an abort pattern is output before the written data is converted to serial data, so sending the incorrect data will not be possible. do not have.
以上述べてきたように、本発明によれば、極め
て簡易な構成でDMA転送時間を短縮することが
でき、実用的には極めて有用である。
As described above, according to the present invention, the DMA transfer time can be shortened with an extremely simple configuration, which is extremely useful in practice.
第１図は本発明にかゝる通信制御装置の１実施
例を示すブロツク図、第２図は第１図の装置にお
けるフレームの構成図、第３図は第１図の装置の
通信制御回路の動作説明、第４図は本発明の実施
例の動作を説明するタイミングチヤート、第５図
は従来の装置の動作を説明するタイミングチヤー
トをそれぞれ示す。
図において１はDMA転送制御回路、２はメモ
リ、３は通信制御回路、４はパリテイエラー検出
回路、５はアボートパターン発生回路をそれぞれ
示す。
FIG. 1 is a block diagram showing one embodiment of a communication control device according to the present invention, FIG. 2 is a configuration diagram of a frame in the device of FIG. 1, and FIG. 3 is a communication control circuit of the device of FIG. 1. 4 is a timing chart illustrating the operation of the embodiment of the present invention, and FIG. 5 is a timing chart illustrating the operation of the conventional device. In the figure, 1 is a DMA transfer control circuit, 2 is a memory, 3 is a communication control circuit, 4 is a parity error detection circuit, and 5 is an abort pattern generation circuit.
Claims (1)
手順の通信を可能とする通信制御回路と、パリテ
イビツト付メモリと、前記通信制御回路と前記メ
モリ間のデータ転送を制御するDMA（Direct
memory access）転送制御回路を備えた通信制
御装置において、 前記通信制御回路にパリテイーエラー信号を受
けてアボートパターンを発生する回路を設け、パ
リテイーエラーを前記DMA転送制御回路より前
記通信制御回路にライト信号を出力後に検出し、
パリテイエラーが検出されたときは前記アボート
パターンを発生させてそのフレームを無効とする
ようにしたことを特徴とする通信制御装置。[Claims] 1 HDLC (High Level data Link Control)
A communication control circuit that enables procedure communication, a memory with a parity bit, and a DMA (Direct) that controls data transfer between the communication control circuit and the memory.
In a communication control device equipped with a transfer control circuit (memory access), the communication control circuit is provided with a circuit that generates an abort pattern in response to a parity error signal, and the parity error is transmitted from the DMA transfer control circuit to the communication control circuit. Detects the light signal after outputting it,
A communication control device characterized in that when a parity error is detected, the abort pattern is generated to invalidate the frame.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61165493A JPS6323445A (en) | 1986-07-16 | 1986-07-16 | Communication control equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61165493A JPS6323445A (en) | 1986-07-16 | 1986-07-16 | Communication control equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6323445A JPS6323445A (en) | 1988-01-30 |
| JPH0375104B2 true JPH0375104B2 (en) | 1991-11-29 |
Family
ID=15813446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61165493A Granted JPS6323445A (en) | 1986-07-16 | 1986-07-16 | Communication control equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6323445A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02161856A (en) * | 1988-12-15 | 1990-06-21 | Nippon Telegr & Teleph Corp <Ntt> | Communication controller |
| US6151180A (en) * | 1998-04-15 | 2000-11-21 | Samsung Electronics Co., Ltd. | Method and apparatus for detecting defects on a disk in a hard disk drive |
-
1986
- 1986-07-16 JP JP61165493A patent/JPS6323445A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6323445A (en) | 1988-01-30 |
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