JPH0375104B2 - - Google Patents
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- Publication number
- JPH0375104B2 JPH0375104B2 JP61165493A JP16549386A JPH0375104B2 JP H0375104 B2 JPH0375104 B2 JP H0375104B2 JP 61165493 A JP61165493 A JP 61165493A JP 16549386 A JP16549386 A JP 16549386A JP H0375104 B2 JPH0375104 B2 JP H0375104B2
- Authority
- JP
- Japan
- Prior art keywords
- control circuit
- communication control
- data
- parity error
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000004891 communication Methods 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 2
- 238000001514 detection method Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
〔概要〕
HDLC（High Level data Link Control）手
順の通信を可能とする通信制御回路と、パリテイ
ビツト付メモリと、前記通信制御回路と前記メモ
リ間のデータ転送を制御するDMA（Direct
memory access）転送制御回路を備えた通信制
御装置であつて、前記通信制御回路にパリテイー
エラー信号を受けてアボートパターンを発生する
回路を設け、前記DMA転送制御回路より前記通
信制御回路にライト信号を出力後にパリテイエラ
ーを検出し、パリテイエラーが検出されたときは
前記アボートパターンを発生させてそのフレーム
を無効とするように構成し、DMA転送の時間を
短くするように構成したものである。
順の通信を可能とする通信制御回路と、パリテイ
ビツト付メモリと、前記通信制御回路と前記メモ
リ間のデータ転送を制御するDMA（Direct
memory access）転送制御回路を備えた通信制
御装置であつて、前記通信制御回路にパリテイー
エラー信号を受けてアボートパターンを発生する
回路を設け、前記DMA転送制御回路より前記通
信制御回路にライト信号を出力後にパリテイエラ
ーを検出し、パリテイエラーが検出されたときは
前記アボートパターンを発生させてそのフレーム
を無効とするように構成し、DMA転送の時間を
短くするように構成したものである。
本発明は通信制御装置に関するもので、さらに
詳しくは、特にパリテイエラーによる誤つたデー
タの送出を防ぎながら高速にメモリから通信制御
回路へデータを転送するDMA転送制御回路に関
するものである。
詳しくは、特にパリテイエラーによる誤つたデー
タの送出を防ぎながら高速にメモリから通信制御
回路へデータを転送するDMA転送制御回路に関
するものである。
従来パリテイビツト付メモリのデータを通信制
御回路へDMA転送する場合、メモリからリード
したデータにパリテイエラーが発生していないこ
とを確認してから通信制御回路へライトするとい
う方法をとつていた。これを第５図に示す。
御回路へDMA転送する場合、メモリからリード
したデータにパリテイエラーが発生していないこ
とを確認してから通信制御回路へライトするとい
う方法をとつていた。これを第５図に示す。
第５図において、時刻t1において通信制御回路
からデータ要求信号が出力され、時刻t2において
DMA転送制御回路がメモリに対してリード信号
を出力すると、時刻t3においてメモリがデータを
出力し、時刻t4においてパリテイエラーを検出す
る。パリテイエラーが発生していなければ、時刻
t5において通信制御回路へライト信号を出力し、
もしパリテイエラーが発生していればライト信号
は出力されない。時刻t6においてライト信号をネ
ゲートしDMA転送サイクルを終了する。
からデータ要求信号が出力され、時刻t2において
DMA転送制御回路がメモリに対してリード信号
を出力すると、時刻t3においてメモリがデータを
出力し、時刻t4においてパリテイエラーを検出す
る。パリテイエラーが発生していなければ、時刻
t5において通信制御回路へライト信号を出力し、
もしパリテイエラーが発生していればライト信号
は出力されない。時刻t6においてライト信号をネ
ゲートしDMA転送サイクルを終了する。
これは誤つたデータを通信制御回路が送信デー
タとして送出するのを防止するためである。
タとして送出するのを防止するためである。
しかしこのDMA転送の方法はメモリよりリー
ドしたデータにパリテイエラーが発生していない
ことを確認する時間を確保してから、通信制御回
路へのライト動作が始まるために、DMA転送が
遅くなるという欠点がある。すなわち第５図にお
いて、時刻t3からt5までの時間がパリテイエラー
の検出に余分とられるのである。
ドしたデータにパリテイエラーが発生していない
ことを確認する時間を確保してから、通信制御回
路へのライト動作が始まるために、DMA転送が
遅くなるという欠点がある。すなわち第５図にお
いて、時刻t3からt5までの時間がパリテイエラー
の検出に余分とられるのである。
本発明はこのような点にかんがみて創作された
もので、簡易な構成でDMA転送時間を短縮する
ようにした通信制御装置を提供することを目的と
している。
もので、簡易な構成でDMA転送時間を短縮する
ようにした通信制御装置を提供することを目的と
している。
本発明は通信制御装置のつぎの３つの点、すな
わち (イ) HDLC手順が開始フラグと終了フラグの間に
あるフレームと呼ばれるデータブロツク単位で
データの受け渡しを行うこと、 (ロ) HDLC手順がアボートパターンを持つてお
り、アボートパターンの送出により送出中のフ
レームが無効となること、および (ハ) 通信制御回路がデータ信号を受けとつてから
シリアルデータに変換して送出するまでに時間
があること を利用し、誤つたデータを通信制御回路にライト
されてもそのデータを含むフレームが有効なフレ
ームとして送出されるのを防ぐために、パリテイ
エラーをライト信号出力後に検出し、パリテイエ
ラー検出時にはアボートパターンを発生させてフ
レームを無効とするようにしたものである。
わち (イ) HDLC手順が開始フラグと終了フラグの間に
あるフレームと呼ばれるデータブロツク単位で
データの受け渡しを行うこと、 (ロ) HDLC手順がアボートパターンを持つてお
り、アボートパターンの送出により送出中のフ
レームが無効となること、および (ハ) 通信制御回路がデータ信号を受けとつてから
シリアルデータに変換して送出するまでに時間
があること を利用し、誤つたデータを通信制御回路にライト
されてもそのデータを含むフレームが有効なフレ
ームとして送出されるのを防ぐために、パリテイ
エラーをライト信号出力後に検出し、パリテイエ
ラー検出時にはアボートパターンを発生させてフ
レームを無効とするようにしたものである。
第１図は本発明の通信制御装置の１実施例を示
す図である。
す図である。
第１図において１はDMA転送制御回路、２は
メモリ、３は通信制御回路、４はパリテイエラー
検出回路、５はアボートパターン発生回路であ
る。
メモリ、３は通信制御回路、４はパリテイエラー
検出回路、５はアボートパターン発生回路であ
る。
第１図における装置において、HDLC手順にお
けるフレームは第２図のごとく構成される。第２
図において、１１は開始フラグ、１２は終了フラ
グ、１３はデータ、１４はCRCコードを示し、
フラグは同図に示すごとく連続した６ケの“１”
として構成される。
けるフレームは第２図のごとく構成される。第２
図において、１１は開始フラグ、１２は終了フラ
グ、１３はデータ、１４はCRCコードを示し、
フラグは同図に示すごとく連続した６ケの“１”
として構成される。
第１図におけるアボートパターン発生回路はパ
リテイエラーを検出すると図示のごとく連続した
７ケ以上のパターンを発生し、フレームの中にか
かるパターンがあるとアボートパターンとみな
し、フレームを無効とする。
リテイエラーを検出すると図示のごとく連続した
７ケ以上のパターンを発生し、フレームの中にか
かるパターンがあるとアボートパターンとみな
し、フレームを無効とする。
通信制御回路３はパラレルデータをシリアルデ
ータに変換するものであつて、第３図はその動作
を説明するタイミングチヤートである。第３図に
おいて、ａは第１図におけるデータ転送要求信
号、ｂはライト信号、ｃはメモリ２から読出され
たライトデータ（パラレルデータ）、ｄは送出デ
ータ（シリアルデータ）をそれぞれ示している。
通信制御回路３がパラレルデータをライトされて
からシリアルデータに変換して出力するまでに時
間がかゝる。この時間を利用してパリテイエラー
を検出するものである。
ータに変換するものであつて、第３図はその動作
を説明するタイミングチヤートである。第３図に
おいて、ａは第１図におけるデータ転送要求信
号、ｂはライト信号、ｃはメモリ２から読出され
たライトデータ（パラレルデータ）、ｄは送出デ
ータ（シリアルデータ）をそれぞれ示している。
通信制御回路３がパラレルデータをライトされて
からシリアルデータに変換して出力するまでに時
間がかゝる。この時間を利用してパリテイエラー
を検出するものである。
第４図に第１図の装置の動作を説明するタイミ
ングチヤートを示す。第４図において、ａは通信
制御回路３よりDMA転送制御回路１へのデータ
転送要求信号、ｂはbMA転送制御回路１よりメ
モリ２へのリード信号、ｃはメモリ３より読出さ
れるパラレルデータ、ｄはパリテイエラー検出回
路４によるパリテイエラー検出タイミング、ｅは
DMA転送制御回路１より通信制御回路３へのラ
イト信号、ｆはパリテイエラー検出信号、ｇはシ
リアル送信データをそれぞれ示す。
ングチヤートを示す。第４図において、ａは通信
制御回路３よりDMA転送制御回路１へのデータ
転送要求信号、ｂはbMA転送制御回路１よりメ
モリ２へのリード信号、ｃはメモリ３より読出さ
れるパラレルデータ、ｄはパリテイエラー検出回
路４によるパリテイエラー検出タイミング、ｅは
DMA転送制御回路１より通信制御回路３へのラ
イト信号、ｆはパリテイエラー検出信号、ｇはシ
リアル送信データをそれぞれ示す。
第４図のタイミングチヤートに示すごとく、本
実施例ではパリテイエラーを検出する前にライト
信号が出力するために、DMA転送の時間が短縮
される。
実施例ではパリテイエラーを検出する前にライト
信号が出力するために、DMA転送の時間が短縮
される。
またパリテイエラーが発生しても、すなわち誤
つたデータであつても、そのライトされたデータ
がシリアルデータに変換される前に、アボートパ
ターンが出力されるため、誤つたデータを送出す
ることはない。
つたデータであつても、そのライトされたデータ
がシリアルデータに変換される前に、アボートパ
ターンが出力されるため、誤つたデータを送出す
ることはない。
以上述べてきたように、本発明によれば、極め
て簡易な構成でDMA転送時間を短縮することが
でき、実用的には極めて有用である。
て簡易な構成でDMA転送時間を短縮することが
でき、実用的には極めて有用である。
第１図は本発明にかゝる通信制御装置の１実施
例を示すブロツク図、第２図は第１図の装置にお
けるフレームの構成図、第３図は第１図の装置の
通信制御回路の動作説明、第４図は本発明の実施
例の動作を説明するタイミングチヤート、第５図
は従来の装置の動作を説明するタイミングチヤー
トをそれぞれ示す。 図において１はDMA転送制御回路、２はメモ
リ、３は通信制御回路、４はパリテイエラー検出
回路、５はアボートパターン発生回路をそれぞれ
示す。
例を示すブロツク図、第２図は第１図の装置にお
けるフレームの構成図、第３図は第１図の装置の
通信制御回路の動作説明、第４図は本発明の実施
例の動作を説明するタイミングチヤート、第５図
は従来の装置の動作を説明するタイミングチヤー
トをそれぞれ示す。 図において１はDMA転送制御回路、２はメモ
リ、３は通信制御回路、４はパリテイエラー検出
回路、５はアボートパターン発生回路をそれぞれ
示す。
Claims (1)
- 【特許請求の範囲】 １ HDLC（High Level data Link Control）
手順の通信を可能とする通信制御回路と、パリテ
イビツト付メモリと、前記通信制御回路と前記メ
モリ間のデータ転送を制御するDMA（Direct
memory access）転送制御回路を備えた通信制
御装置において、 前記通信制御回路にパリテイーエラー信号を受
けてアボートパターンを発生する回路を設け、パ
リテイーエラーを前記DMA転送制御回路より前
記通信制御回路にライト信号を出力後に検出し、
パリテイエラーが検出されたときは前記アボート
パターンを発生させてそのフレームを無効とする
ようにしたことを特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61165493A JPS6323445A (ja) | 1986-07-16 | 1986-07-16 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61165493A JPS6323445A (ja) | 1986-07-16 | 1986-07-16 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6323445A JPS6323445A (ja) | 1988-01-30 |
| JPH0375104B2 true JPH0375104B2 (ja) | 1991-11-29 |
Family
ID=15813446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61165493A Granted JPS6323445A (ja) | 1986-07-16 | 1986-07-16 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6323445A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02161856A (ja) * | 1988-12-15 | 1990-06-21 | Nippon Telegr & Teleph Corp <Ntt> | 通信制御装置 |
| US6151180A (en) * | 1998-04-15 | 2000-11-21 | Samsung Electronics Co., Ltd. | Method and apparatus for detecting defects on a disk in a hard disk drive |
-
1986
- 1986-07-16 JP JP61165493A patent/JPS6323445A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6323445A (ja) | 1988-01-30 |
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