JPH0376057B2 - - Google Patents
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- Publication number
- JPH0376057B2 JPH0376057B2 JP57193004A JP19300482A JPH0376057B2 JP H0376057 B2 JPH0376057 B2 JP H0376057B2 JP 57193004 A JP57193004 A JP 57193004A JP 19300482 A JP19300482 A JP 19300482A JP H0376057 B2 JPH0376057 B2 JP H0376057B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- sampling
- sampling pulse
- input signal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、入力されたNRZ信号より各ビツト
の内容を抽出する際に必要なサンプリングパルス
を得るビツト同期装置に関する。
の内容を抽出する際に必要なサンプリングパルス
を得るビツト同期装置に関する。
従来例の構成とその問題点
従来、この種のビツト同期装置は、入力NRZ
信号の変化点のタイミングと、サンプリングパル
ス発生装置より発生されたサンプリングパルスの
タイミングとを比較し、その結果に基づいて上記
サンプリングパルスのタイミングを、最適サンプ
ル点である、入力NRZ信号の各ビツトのほぼ中
央に位置するように位相制御する事により実現さ
れている。
信号の変化点のタイミングと、サンプリングパル
ス発生装置より発生されたサンプリングパルスの
タイミングとを比較し、その結果に基づいて上記
サンプリングパルスのタイミングを、最適サンプ
ル点である、入力NRZ信号の各ビツトのほぼ中
央に位置するように位相制御する事により実現さ
れている。
具体的には、上記タイミングを比較するタイミ
ング比較装置及び上記サンプリングパルスを発生
する外部より出力の位相制御可能なサンプリング
パルス発生装置を専用ハードウエアで実現し、更
に上記タイミング比較装置の出力結果に基づき上
記サンプリングパルスの位相を制御するための信
号を上記サンプリングパルス発生装置へ供給する
位相制御装置を専用ハードウエアもしくは、同等
の機能を果すようにプログラムされたマイクロコ
ンピユータによつて実現されている。特に、上記
位相制御装置をマイクロコンピユータによつて実
現する場合においては、上記単位の機能のみをマ
イクロコンピユータで実現する事は稀であり、む
しろデジタル通信における信号処理システムの一
部として、上記位相制御装置の機能を同一マイク
ロコンピユーター上でその他の処理機能と併せて
実現する場合が多い。
ング比較装置及び上記サンプリングパルスを発生
する外部より出力の位相制御可能なサンプリング
パルス発生装置を専用ハードウエアで実現し、更
に上記タイミング比較装置の出力結果に基づき上
記サンプリングパルスの位相を制御するための信
号を上記サンプリングパルス発生装置へ供給する
位相制御装置を専用ハードウエアもしくは、同等
の機能を果すようにプログラムされたマイクロコ
ンピユータによつて実現されている。特に、上記
位相制御装置をマイクロコンピユータによつて実
現する場合においては、上記単位の機能のみをマ
イクロコンピユータで実現する事は稀であり、む
しろデジタル通信における信号処理システムの一
部として、上記位相制御装置の機能を同一マイク
ロコンピユーター上でその他の処理機能と併せて
実現する場合が多い。
更に例えば、ポケツトベル受信機のデコーダに
おける用途のように、特に装置の小形、軽量及
び、低消費電力化の要求されるシステムにおいて
は、システム全体を、マイクロコンピユータに、
専用ハードウエアを付加した１チツプLSIとして
構成する場合が多く、このような場合、付加され
る専用ハードウエア量を極力最小限に抑える事に
より、LSIの電力消費量の削減をはかるととも
に、LSI単体のチツプ面積を削減する事により、
LSI製造時の歩止り率の向上をはかる必要があ
る。
おける用途のように、特に装置の小形、軽量及
び、低消費電力化の要求されるシステムにおいて
は、システム全体を、マイクロコンピユータに、
専用ハードウエアを付加した１チツプLSIとして
構成する場合が多く、このような場合、付加され
る専用ハードウエア量を極力最小限に抑える事に
より、LSIの電力消費量の削減をはかるととも
に、LSI単体のチツプ面積を削減する事により、
LSI製造時の歩止り率の向上をはかる必要があ
る。
然るに、上述の、従来の位相制御装置を、マイ
クロコンピユータを用いて構成したビツト同期装
置においては、マイクロコンピユータの他に、タ
イミング比較装置および、サンプリングパルス発
生装置の２個の別個の機能を持つた専用ハードウ
エアによる装置が必要であり、LSIのチツプ面積
が大きくなり消費電力も大きかつた。
クロコンピユータを用いて構成したビツト同期装
置においては、マイクロコンピユータの他に、タ
イミング比較装置および、サンプリングパルス発
生装置の２個の別個の機能を持つた専用ハードウ
エアによる装置が必要であり、LSIのチツプ面積
が大きくなり消費電力も大きかつた。
発明の目的
本発明は以上の点に鑑み、マイクロコンピユー
タに付加されるハードウエア量を軽減し、LSIの
チツプ面積を小さくして電力消費量を削減し、さ
らにLSI製造時の歩留りを向上させたビツト同期
装置を提供することを目的としたものである。
タに付加されるハードウエア量を軽減し、LSIの
チツプ面積を小さくして電力消費量を削減し、さ
らにLSI製造時の歩留りを向上させたビツト同期
装置を提供することを目的としたものである。
発明の構成
本発明はデイジタルの入力信号を１ビツトタイ
ム中に複数個サンプルするための第１のサンプリ
ングパルスを発生するパルス発生手段と、 前記第１のサンプリングパルスを取込信号とし
て、１ビツトタイム長の入力信号を記憶する記憶
手段と、 前記第１のサンプリングパルスを入力し、増減
制御信号に基づき、当該第１のサンプリングパル
スの単位時間当たりのパルス数を増減させるパル
ス数増減手段と、 そのパルス数増減手段から送出されるパルス信
号を分周し、データ抽出用の第２のサンプリング
パルスを発生する分周器と、 前記分周器が第２のサンプリングパルスを発生
すると、割込み処理として、前記記憶手段が記憶
している入力信号の参照を開始し、 当該入力信号と前記第２のサンプリングパルス
との位相関係を判定し、その判定結果に基づき前
記パルス数増減手段に前記増減制御信号を出力す
る制御手段とを設けたものである。
ム中に複数個サンプルするための第１のサンプリ
ングパルスを発生するパルス発生手段と、 前記第１のサンプリングパルスを取込信号とし
て、１ビツトタイム長の入力信号を記憶する記憶
手段と、 前記第１のサンプリングパルスを入力し、増減
制御信号に基づき、当該第１のサンプリングパル
スの単位時間当たりのパルス数を増減させるパル
ス数増減手段と、 そのパルス数増減手段から送出されるパルス信
号を分周し、データ抽出用の第２のサンプリング
パルスを発生する分周器と、 前記分周器が第２のサンプリングパルスを発生
すると、割込み処理として、前記記憶手段が記憶
している入力信号の参照を開始し、 当該入力信号と前記第２のサンプリングパルス
との位相関係を判定し、その判定結果に基づき前
記パルス数増減手段に前記増減制御信号を出力す
る制御手段とを設けたものである。
実施例の説明
以下、本発明の実施例について詳細に説明す
る。
る。
第１図は本発明によるビツト同期装置の具体的
な一実施例を示したものである。図中１はサンプ
リングパルスＡを発生するパルス発生装置であ
り、高次パルス発生回路２の出力Ｂを分周回路３
により分周する事によりサンプリングパルスＡを
得る。なお、本実施例における分周回路３の分周
比は８である。分周回路３に入力されるもう一方
の入力Ｃは、上記サンプリングパルスＡの位相を
制御するための制御信号であり、これについては
後述する。
な一実施例を示したものである。図中１はサンプ
リングパルスＡを発生するパルス発生装置であ
り、高次パルス発生回路２の出力Ｂを分周回路３
により分周する事によりサンプリングパルスＡを
得る。なお、本実施例における分周回路３の分周
比は８である。分周回路３に入力されるもう一方
の入力Ｃは、上記サンプリングパルスＡの位相を
制御するための制御信号であり、これについては
後述する。
４は割り込み機能と、並列及び直列インターフ
エース機能をもつマイクロコンピユータ（例えば
松下電子工業(株)製MN−1500シリーズなど）であ
り、入力NRZ信号Ｄの変化点のタイミングと、
サンプリングパルスＡのタイミングの比較を行
い、その結果に基づいて、位相制御信号Ｃを分周
回路３へ供給して、サンプリングパルスＡの位相
を制御する機能をもつようにプログラムされてい
る。図中、説明の都合上、マイクロコンピユータ
４は、シフトレジスタよりなる直列インターフエ
ース部５と処理及び制御部６とに分割して示して
ある。
エース機能をもつマイクロコンピユータ（例えば
松下電子工業(株)製MN−1500シリーズなど）であ
り、入力NRZ信号Ｄの変化点のタイミングと、
サンプリングパルスＡのタイミングの比較を行
い、その結果に基づいて、位相制御信号Ｃを分周
回路３へ供給して、サンプリングパルスＡの位相
を制御する機能をもつようにプログラムされてい
る。図中、説明の都合上、マイクロコンピユータ
４は、シフトレジスタよりなる直列インターフエ
ース部５と処理及び制御部６とに分割して示して
ある。
マイクロコンピユータ４の直列インターフエー
ス部５には、入力NRZ信号Ｄが高次パルスＢに
よつてサンプリングされて最低１ビツトタイム長
にわたつて格納されている。
ス部５には、入力NRZ信号Ｄが高次パルスＢに
よつてサンプリングされて最低１ビツトタイム長
にわたつて格納されている。
第２図は第１図のマイクロコンピユータ４の動
作を説明するためのフローチヤートであり、この
フローチヤートとともに第１図の回路構成の動作
を説明する。サンプリングパルスＡが、マイクロ
コンピユータ４の処理及び制御部６の割り込み端
子６１に入力されると、直列インターフエース部
５のシフトレジスタに格納されているNRZ信号
を、サンプリングパルスＡを検出した時点および
この時点以前にサンプリングパルスＢによりサン
プリングされ格納されている１ビツトタイム長に
わたるNRZ信号の内容を処理部６に取り込み、
その内容により、サンプリングパルスＡのタイミ
ングが適切であつたか否かを判断する。判断の方
法は、例えば第３図に示すように、シフトレジス
タ５より読み込んだデータが「ａの状態であれ
ば、サンプリングパルスＡのタイミングは早す
ぎ、ｂの状態であれば遅すぎ、ｃの状態であれば
適切、ｄの状態であれば不明である。」というよ
うにして行なう。
作を説明するためのフローチヤートであり、この
フローチヤートとともに第１図の回路構成の動作
を説明する。サンプリングパルスＡが、マイクロ
コンピユータ４の処理及び制御部６の割り込み端
子６１に入力されると、直列インターフエース部
５のシフトレジスタに格納されているNRZ信号
を、サンプリングパルスＡを検出した時点および
この時点以前にサンプリングパルスＢによりサン
プリングされ格納されている１ビツトタイム長に
わたるNRZ信号の内容を処理部６に取り込み、
その内容により、サンプリングパルスＡのタイミ
ングが適切であつたか否かを判断する。判断の方
法は、例えば第３図に示すように、シフトレジス
タ５より読み込んだデータが「ａの状態であれ
ば、サンプリングパルスＡのタイミングは早す
ぎ、ｂの状態であれば遅すぎ、ｃの状態であれば
適切、ｄの状態であれば不明である。」というよ
うにして行なう。
上記判断の結果に基づき、制御及び処理部６は
出力インターフエース端子６３より位相制御信号
Ｃを、分周回路３に供給する事により、サンプリ
ングパルスＡの位相を制御する。
出力インターフエース端子６３より位相制御信号
Ｃを、分周回路３に供給する事により、サンプリ
ングパルスＡの位相を制御する。
位相制御は例えば以下に述べるようにして行わ
れる。第４図に分周回路３の詳細な具体例を、第
５図にタイミング図を示す。第４図において、位
相制御を行わない時には、位相制御信号Ｃの状態
は常に“High”にしてあるので、NANDゲート
回路３１を通して、高次クロツクパルスＢが８分
周回路３２へ供給され、高次パルスＢを８分周し
た信号がサンプリングパルスＡとして得られる。
サンプリングパルスＡの位相を進ませる場合には
第５図ａに示すように高次クロツクパルスＢの状
態が“High”の時に、位相制御信号Ｃを一時的
に“Low”にする事により８分周回路３２の入
力信号Ｅを、高次クロツクパルスＢに、見かけ上
新たにパルスが所定の個数付加された状態にして
サンプリングパルスＡの発生を早める事により実
現する。位相を遅らせる場合には、第５図ｂに示
すように、位相制御信号Ｃを高次クロツクパルス
Ｂが“High”である状態を含む所定の区間にわ
たり“Low”にする事により、高次クロツクパ
ルスＢを見かけ上所定の個数削除された状態にし
て、８分周回路３２への入力信号のパルス数を減
少させサンプリングパルスＡの発生を遅らせる事
により実施する。
れる。第４図に分周回路３の詳細な具体例を、第
５図にタイミング図を示す。第４図において、位
相制御を行わない時には、位相制御信号Ｃの状態
は常に“High”にしてあるので、NANDゲート
回路３１を通して、高次クロツクパルスＢが８分
周回路３２へ供給され、高次パルスＢを８分周し
た信号がサンプリングパルスＡとして得られる。
サンプリングパルスＡの位相を進ませる場合には
第５図ａに示すように高次クロツクパルスＢの状
態が“High”の時に、位相制御信号Ｃを一時的
に“Low”にする事により８分周回路３２の入
力信号Ｅを、高次クロツクパルスＢに、見かけ上
新たにパルスが所定の個数付加された状態にして
サンプリングパルスＡの発生を早める事により実
現する。位相を遅らせる場合には、第５図ｂに示
すように、位相制御信号Ｃを高次クロツクパルス
Ｂが“High”である状態を含む所定の区間にわ
たり“Low”にする事により、高次クロツクパ
ルスＢを見かけ上所定の個数削除された状態にし
て、８分周回路３２への入力信号のパルス数を減
少させサンプリングパルスＡの発生を遅らせる事
により実施する。
なお、上記制御信号Ｃを“Low”にするタイ
ミングの決定は、例えば第１図において、高次ク
ロツクパルスＢの状態を、制御および処理部の入
力インターフエース端子６２に入力して監視する
事によつて行う。
ミングの決定は、例えば第１図において、高次ク
ロツクパルスＢの状態を、制御および処理部の入
力インターフエース端子６２に入力して監視する
事によつて行う。
発明の効果
以上説明したように、本発明は、デイジタルの
入力信号を１ビツトタイム中に複数個サンプルす
るための第１のサンプリングパルスを発生するパ
ルス発生手段と、 前記第１のサンプリングパルスを取込信号とし
て、１ビツトタイム長の入力信号を記憶する記憶
手段と、 前記第１のサンプリングパルスを入力し、増減
制御信号に基づき、当該第１のサンプリングパル
スの単位時間当たりのパルス数を変化させるパル
ス数増減手段と、 そのパルス数増減手段から送出されるパルス信
号を分周し、データ抽出用の第２のサンプリング
パルスを発生する分周器と、 前記分周器が第２のサンプリングパルスを発生
すると、割込み処理として、前記記憶手段が記憶
している入力信号の参照を開始し、 当該入力信号と前記第２のサンプリングパルス
との位相関係を判定し、その判定結果に基づき前
記パルス増減手段に前記増減制御信号を出力する
制御手段とを設けることにより、 簡単なハードウエア構成でビツト同期装置を実
現することが可能となる。とりわけ、本発明はマ
イクロコンピユータを用いることにより、汎用マ
イクロコンピユータに内蔵されている直列インタ
ーフエース機能を上記記憶手段として用いること
が可能であるだけでなく、位相制御のための制御
信号が単純な構造の波形である等の理由から、汎
用マイクロコンピユータが通常持ち合わせている
入出力機能を用いて簡単に実現が可能である。従
つて、本発明によるビツト同期装置を汎用マイク
ロコンピユータの利用を前提としたデイジタル通
信における信号処理系の一部として組込んだ場合
に、必要な外付け部品を極めて多数に押さえるこ
とができる。
入力信号を１ビツトタイム中に複数個サンプルす
るための第１のサンプリングパルスを発生するパ
ルス発生手段と、 前記第１のサンプリングパルスを取込信号とし
て、１ビツトタイム長の入力信号を記憶する記憶
手段と、 前記第１のサンプリングパルスを入力し、増減
制御信号に基づき、当該第１のサンプリングパル
スの単位時間当たりのパルス数を変化させるパル
ス数増減手段と、 そのパルス数増減手段から送出されるパルス信
号を分周し、データ抽出用の第２のサンプリング
パルスを発生する分周器と、 前記分周器が第２のサンプリングパルスを発生
すると、割込み処理として、前記記憶手段が記憶
している入力信号の参照を開始し、 当該入力信号と前記第２のサンプリングパルス
との位相関係を判定し、その判定結果に基づき前
記パルス増減手段に前記増減制御信号を出力する
制御手段とを設けることにより、 簡単なハードウエア構成でビツト同期装置を実
現することが可能となる。とりわけ、本発明はマ
イクロコンピユータを用いることにより、汎用マ
イクロコンピユータに内蔵されている直列インタ
ーフエース機能を上記記憶手段として用いること
が可能であるだけでなく、位相制御のための制御
信号が単純な構造の波形である等の理由から、汎
用マイクロコンピユータが通常持ち合わせている
入出力機能を用いて簡単に実現が可能である。従
つて、本発明によるビツト同期装置を汎用マイク
ロコンピユータの利用を前提としたデイジタル通
信における信号処理系の一部として組込んだ場合
に、必要な外付け部品を極めて多数に押さえるこ
とができる。
第１図は本発明によるビツト同期装置の一実施
例を示すブロツク図、第２図は第１図のブロツク
図のマイクロコンピユータ部の動作概要を説明す
るフローチヤート、第３図はタイミング比較装置
の一部として用いたマイクロコンピユータの直列
インターフエース部のシフトレジスタの内容例を
示す図、第４図は第１図の分周回路部の詳細な回
路図、第５図ａ，ｂはサンプリングパルスＡの位
相制御の過程を説明するタイミング図である。 １……パルス発生装置、２……高次パルス発生
回路、３……分周回路、４……マイクロコンピユ
ータ、５……直列インターフエース部、６……処
理及び制御部、６１……割り込み端子、６２……
入力インターフエース端子、６３……出力インタ
ーフエース端子、３１……NANDゲート、３２
……８分周回路。
例を示すブロツク図、第２図は第１図のブロツク
図のマイクロコンピユータ部の動作概要を説明す
るフローチヤート、第３図はタイミング比較装置
の一部として用いたマイクロコンピユータの直列
インターフエース部のシフトレジスタの内容例を
示す図、第４図は第１図の分周回路部の詳細な回
路図、第５図ａ，ｂはサンプリングパルスＡの位
相制御の過程を説明するタイミング図である。 １……パルス発生装置、２……高次パルス発生
回路、３……分周回路、４……マイクロコンピユ
ータ、５……直列インターフエース部、６……処
理及び制御部、６１……割り込み端子、６２……
入力インターフエース端子、６３……出力インタ
ーフエース端子、３１……NANDゲート、３２
……８分周回路。
Claims (1)
- 【特許請求の範囲】 １ デイジタルの入力信号を１ビツトタイム中に
複数個サンプルするための第１のサンプリングパ
ルスを発生するパルス発生手段と、 そのパルス発生手段が発生した前記第１のサン
プリングパルスを取込信号として、１ビツトタイ
ム長の前記入力信号を記憶する記憶手段と、 前記パルス発生手段が発生した前記第１のサン
プリングパルスを入力し、増減制御信号に基づ
き、当該第１のサンプリングパルスの単位時間当
たりのパルス数を増減させるパルス数増減手段
と、 そのパルス数増減手段から送出されるパルス信
号を分周し、データ抽出用の第２のサンプリング
パルスを発生する分周器と、 前記分周器が第２のサンプリングパルスを発生
すると、割込み処理として、前記記憶手段が記憶
している前記入力信号の参照を開始し、 当該入力信号と前記第２のサンプリングパルス
との位相関係を判定し、その判定結果に基づき前
記パルス数増減手段に前記増減制御信号を出力す
る制御手段とを 具備するビツト同期装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193004A JPS5981942A (ja) | 1982-11-02 | 1982-11-02 | ビツト同期装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193004A JPS5981942A (ja) | 1982-11-02 | 1982-11-02 | ビツト同期装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5981942A JPS5981942A (ja) | 1984-05-11 |
| JPH0376057B2 true JPH0376057B2 (ja) | 1991-12-04 |
Family
ID=16300603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57193004A Granted JPS5981942A (ja) | 1982-11-02 | 1982-11-02 | ビツト同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5981942A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040017957A (ko) | 2002-08-23 | 2004-03-02 | 엘지전자 주식회사 | 열교환기의 응축수 배출장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558103A (en) * | 1978-07-03 | 1980-01-21 | Ricoh Co Ltd | Reproducing system of timing information |
-
1982
- 1982-11-02 JP JP57193004A patent/JPS5981942A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5981942A (ja) | 1984-05-11 |
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