JPH0376152A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0376152A JPH0376152A JP21147789A JP21147789A JPH0376152A JP H0376152 A JPH0376152 A JP H0376152A JP 21147789 A JP21147789 A JP 21147789A JP 21147789 A JP21147789 A JP 21147789A JP H0376152 A JPH0376152 A JP H0376152A
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- JP
- Japan
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- transistor
- region
- resistance
- pattern
- transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
高精度の拡散抵抗を有し、且つ、集積度を向上した半導
体集積回路装置に関し、 ダ逅−・パターンを形成することなく、抵抗パターンの
規則性を維持できるようにして、高精度の抵抗を得るこ
と、及び、集積度を向上することを両立させることを目
的とし、 半導体基板に不純物を拡散して形成された抵抗領域と、
該抵抗領域に於ける抵抗パターンと同じ規則性を維持し
て隣接するパターンで構成された不純物拡散領域をもつ
トランジスタ領域と、該トランジスタ領域に於ける各ト
ランジスタの間に介在して隣接トランジスタ間に生成さ
れる寄生トランジスタをノーマリ・オフとするバイアス
電圧が印加される素子間分離用ゲート電極とを備えてな
るよう構成する。
体集積回路装置に関し、 ダ逅−・パターンを形成することなく、抵抗パターンの
規則性を維持できるようにして、高精度の抵抗を得るこ
と、及び、集積度を向上することを両立させることを目
的とし、 半導体基板に不純物を拡散して形成された抵抗領域と、
該抵抗領域に於ける抵抗パターンと同じ規則性を維持し
て隣接するパターンで構成された不純物拡散領域をもつ
トランジスタ領域と、該トランジスタ領域に於ける各ト
ランジスタの間に介在して隣接トランジスタ間に生成さ
れる寄生トランジスタをノーマリ・オフとするバイアス
電圧が印加される素子間分離用ゲート電極とを備えてな
るよう構成する。
本発明は、高精度の拡散抵抗を有し、且つ、集積度を向
上した半導体集積回路装置に関する。
上した半導体集積回路装置に関する。
半導体集積回路装置にアナログ回路を搭載するには、高
精度の拡散抵抗を組み込む必要があり、そのような高精
度の拡散抵抗を得るには、フォト・リソグラフィ技術に
依って形成するパターンの精度が高くなければならない
。
精度の拡散抵抗を組み込む必要があり、そのような高精
度の拡散抵抗を得るには、フォト・リソグラフィ技術に
依って形成するパターンの精度が高くなければならない
。
その為には、パターンが規則性をもっていて、特異点を
少なくすることが望ましい。
少なくすることが望ましい。
第２図は高精度の拡散抵抗を得る為にパターンの特異性
を少なくした半導体集積回路装置の要部平面図を表して
いる。
を少なくした半導体集積回路装置の要部平面図を表して
いる。
図に於いて、ＱＲＩ及びＱＲ２はトランジスタ領域（活
性領域）、ＲＲは抵抗領域、Ｑｌ乃至Ｑ６はトランジス
タ、ＲＰは抵抗パターン、ＬＭは金属からなる電極・配
線、ＣＨは電極コンタクト・ホール、ＤＰはダξ−・パ
ターン、ａは抵抗パターンＲＰの間隔をそれぞれ示して
いる。尚、各トランジスダＱ１乃至Ｑ６は、多結晶シリ
コンからなるゲート電極を指示することで代表させであ
る。
性領域）、ＲＲは抵抗領域、Ｑｌ乃至Ｑ６はトランジス
タ、ＲＰは抵抗パターン、ＬＭは金属からなる電極・配
線、ＣＨは電極コンタクト・ホール、ＤＰはダξ−・パ
ターン、ａは抵抗パターンＲＰの間隔をそれぞれ示して
いる。尚、各トランジスダＱ１乃至Ｑ６は、多結晶シリ
コンからなるゲート電極を指示することで代表させであ
る。
この半導体集積回路装置に於いては、抵抗領域ＲＲとト
ランジスタ領域ＱＲＩ或いはＱＲ２との間で抵抗パター
ンＲＰの規則性が失われるので、そこにダミー・パター
ンＤＰを介挿することで回避している。
ランジスタ領域ＱＲＩ或いはＱＲ２との間で抵抗パター
ンＲＰの規則性が失われるので、そこにダミー・パター
ンＤＰを介挿することで回避している。
即ち、このような構成にすると、抵抗パターンＲＰとダ
ミー・パターンＤＰとが隣接する部分では、抵抗パター
ンＲＰの他の部分と同様な規則性が維持されているので
、例えば、写真工程に於ける露光の条件が他の部分と比
較して変わるようなことはなく、従って、そこでの抵抗
パターンＲＰが太くなったり、或いは、細くなったりす
ることはない、尚、ダξ−・パターンＤＰとトランジス
タ領域ＱＲＩ或いはＱＲ２との間に特異性が存在するこ
とは当然であるが、トランジスタ領域ＱＲ１或いはＱＲ
２に関する露光がダξ−・パターンＲＰに影響を与えた
としても、本来、ダミー・パターンＲＰは抵抗としては
作用しないのであるから何等の問題も生じない。
ミー・パターンＤＰとが隣接する部分では、抵抗パター
ンＲＰの他の部分と同様な規則性が維持されているので
、例えば、写真工程に於ける露光の条件が他の部分と比
較して変わるようなことはなく、従って、そこでの抵抗
パターンＲＰが太くなったり、或いは、細くなったりす
ることはない、尚、ダξ−・パターンＤＰとトランジス
タ領域ＱＲＩ或いはＱＲ２との間に特異性が存在するこ
とは当然であるが、トランジスタ領域ＱＲ１或いはＱＲ
２に関する露光がダξ−・パターンＲＰに影響を与えた
としても、本来、ダミー・パターンＲＰは抵抗としては
作用しないのであるから何等の問題も生じない。
第２図に見られる半導体集積回路装置に於いては、抵抗
パターンＲＰの規則性を維持して精度の高い抵抗を形成
する点では実用上から見て満足すべき結果を得ることが
できる。
パターンＲＰの規則性を維持して精度の高い抵抗を形成
する点では実用上から見て満足すべき結果を得ることが
できる。
然しなから、ダミー・パターンＤＰを形成する分だけ、
集積性は低下することになり、例えばアナログ／ディジ
タル（Ａ／Ｄ）コンバータ等の半導体集積回路装置では
、半導体チップの約０． １〔％〕〜１０〔％〕もの面
積がダミー・パターンとして占有されてしまう。
集積性は低下することになり、例えばアナログ／ディジ
タル（Ａ／Ｄ）コンバータ等の半導体集積回路装置では
、半導体チップの約０． １〔％〕〜１０〔％〕もの面
積がダミー・パターンとして占有されてしまう。
本発明は、ダミー・パターンを形成することなく、抵抗
パターンの規則性を維持できるようにして、高精度の抵
抗を得ること、及び、集積度を向上することを両立させ
ようとする。
パターンの規則性を維持できるようにして、高精度の抵
抗を得ること、及び、集積度を向上することを両立させ
ようとする。
本発明に依る半導体集積回路装置に於いては、半導体基
板に不純物を拡散して形成された抵抗領域（例えば抵抗
？ｉＩ域ＲＲ）と、該抵抗領域に於ける抵抗パターン（
例えば抵抗パターンＲＰ）と同じ規則性を維持して隣接
するパターンで構成された不純物拡散領域（例えば不純
物拡散領域ＤＰ）をもつトランジスタ領域（例えばトラ
ンジスタ領域ＱＲＩ或いはＱＲ２）と、該トランジスタ
領域に於ける各トランジスタ（例えばトランジスタＱ１
乃至Ｑ６など）の間に介在して隣接トランジスタ間に生
成される寄生トランジスタをノーマリ・オフとするバイ
アス電圧が印加される素子間分離用ゲート電極（例えば
素子間分離用ゲート電極ＧＢ１或いはＣＢ２など）とを
備えている。
板に不純物を拡散して形成された抵抗領域（例えば抵抗
？ｉＩ域ＲＲ）と、該抵抗領域に於ける抵抗パターン（
例えば抵抗パターンＲＰ）と同じ規則性を維持して隣接
するパターンで構成された不純物拡散領域（例えば不純
物拡散領域ＤＰ）をもつトランジスタ領域（例えばトラ
ンジスタ領域ＱＲＩ或いはＱＲ２）と、該トランジスタ
領域に於ける各トランジスタ（例えばトランジスタＱ１
乃至Ｑ６など）の間に介在して隣接トランジスタ間に生
成される寄生トランジスタをノーマリ・オフとするバイ
アス電圧が印加される素子間分離用ゲート電極（例えば
素子間分離用ゲート電極ＧＢ１或いはＣＢ２など）とを
備えている。
前記手段を採ることに依り、ダミー・パターンを設ける
ことなく高精度の抵抗が得られ、また、トランジスタ領
域の各トランジスタに於ける素子間分離も充分に行うこ
とができる。
ことなく高精度の抵抗が得られ、また、トランジスタ領
域の各トランジスタに於ける素子間分離も充分に行うこ
とができる。
第１図は本発明一実施例の要部平面図を表し、第２図に
於いて用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとする。
於いて用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとする。
図に於いて、ＧＢＩ及びＣＢ２は素子間分離用ゲート電
極、ＤＲは能動素子の不純物拡散領域をそれぞれ示して
いる。尚、素子間分離用ゲート電極ＧＢＩ及びＣＢ２は
多結晶シリコンで形成して良い。
極、ＤＲは能動素子の不純物拡散領域をそれぞれ示して
いる。尚、素子間分離用ゲート電極ＧＢＩ及びＣＢ２は
多結晶シリコンで形成して良い。
図から明らかなように、この半導体集積回路装置に於い
ては、トランジスタ領域ＱＲＩ或いはＱＲ２に於ける不
純物拡散領域ＤＲは抵抗パターンＲＰと間隔ａをおいて
形成されるので、抵抗パターンＲＰの規則性は完全に維
持されている。
ては、トランジスタ領域ＱＲＩ或いはＱＲ２に於ける不
純物拡散領域ＤＲは抵抗パターンＲＰと間隔ａをおいて
形成されるので、抵抗パターンＲＰの規則性は完全に維
持されている。
ところで、第２図に見られるようなダξ−・パターンＤ
Ｐを形成することなく、抵抗パターンＲＰに隣接してト
ランジスタ領域ＱＲＩ或いはＱＲ２を形成した場合、ト
ランジスタＱ・１．Ｑ２・・・・の分離は通常のフィー
ルド領域で行うことは不可能である。
Ｐを形成することなく、抵抗パターンＲＰに隣接してト
ランジスタ領域ＱＲＩ或いはＱＲ２を形成した場合、ト
ランジスタＱ・１．Ｑ２・・・・の分離は通常のフィー
ルド領域で行うことは不可能である。
そこで、例えばトランジスタＱ１とＱ２の間、或いは、
トランジスタＱ２とＱ３との間など、各トランジスタ間
に素子間分離用ゲート電極ＧＢＩ或いはＣＢ２な”とを
形成し、それらの素子間分離用ゲート電極ＧＢＩ或いは
ＣＢ２には、隣接するトランジスタ間に生成される寄生
トランジスタが常にノーマリ・オフの状態を維持できる
ようなバイアス電圧を印加して素子間分離を行うように
している。
トランジスタＱ２とＱ３との間など、各トランジスタ間
に素子間分離用ゲート電極ＧＢＩ或いはＣＢ２な”とを
形成し、それらの素子間分離用ゲート電極ＧＢＩ或いは
ＣＢ２には、隣接するトランジスタ間に生成される寄生
トランジスタが常にノーマリ・オフの状態を維持できる
ようなバイアス電圧を印加して素子間分離を行うように
している。
本発明に依る半導体集積回路装置に於いては、半導体基
板に不純物を拡散して形成された抵抗領域と、該抵抗領
域に於ける抵抗パターンと同じ規則性を維持して隣接す
るパターンで構成された不純物拡散領域をもつトランジ
スタ領域と、該トランジスタ領域に於ける各トランジス
タの間に介在して隣接トランジスタ間に生成される寄生
トランジスタをノーマリ・オフとするバイアス電圧が印
加される素子間分離用ゲート電極とを備えている。
板に不純物を拡散して形成された抵抗領域と、該抵抗領
域に於ける抵抗パターンと同じ規則性を維持して隣接す
るパターンで構成された不純物拡散領域をもつトランジ
スタ領域と、該トランジスタ領域に於ける各トランジス
タの間に介在して隣接トランジスタ間に生成される寄生
トランジスタをノーマリ・オフとするバイアス電圧が印
加される素子間分離用ゲート電極とを備えている。
前記構成を採ることに依り、ダミー・パターンを設ける
ことなく高精度の抵抗が得られ、また、トランジスタ領
域の各トランジスタに於ける素子間分離も充分に行うこ
とができる。
ことなく高精度の抵抗が得られ、また、トランジスタ領
域の各トランジスタに於ける素子間分離も充分に行うこ
とができる。
第１図は本発明一実施例の要部平面図、第２図は従来例
の要部平面図をそれぞれ表している。 図に於いて、ＱＲＩ及びＱＲ２はトランジスタ領域（活
性領域）、ＲＲは抵抗領域、Ｑｌ乃至Ｑ６はトランジス
タ、ＲＰは抵抗パターン、ＬＭは金属からなる電極・配
線、ＣＨは電極コンタクト・ホール、ＤＰはダミー・パ
ターン、ａは抵抗パターンＲＰの間隔をそれぞれ示して
いる。尚、各トランジスタＱ１乃至Ｑ６は、多結晶シリ
コンからなるゲート電極、ＧＢＩ及びＣＢ２は素子間分
離用ゲート電極、ＤＲは能動素子の不純物拡散領域をそ
れぞれ示している。
の要部平面図をそれぞれ表している。 図に於いて、ＱＲＩ及びＱＲ２はトランジスタ領域（活
性領域）、ＲＲは抵抗領域、Ｑｌ乃至Ｑ６はトランジス
タ、ＲＰは抵抗パターン、ＬＭは金属からなる電極・配
線、ＣＨは電極コンタクト・ホール、ＤＰはダミー・パ
ターン、ａは抵抗パターンＲＰの間隔をそれぞれ示して
いる。尚、各トランジスタＱ１乃至Ｑ６は、多結晶シリ
コンからなるゲート電極、ＧＢＩ及びＣＢ２は素子間分
離用ゲート電極、ＤＲは能動素子の不純物拡散領域をそ
れぞれ示している。
Claims (1)
- 【特許請求の範囲】 半導体基板に不純物を拡散して形成された抵抗領域と、 該抵抗領域に於ける抵抗パターンと同じ規則性を維持し
て隣接するパターンで構成された不純物拡散領域をもつ
トランジスタ領域と、 該トランジスタ領域に於ける各トランジスタの間に介在
して隣接トランジスタ間に生成される寄生トランジスタ
をノーマリ・オフとするバイアス電圧が印加される素子
間分離ゲート電極と を備えてなることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21147789A JPH0376152A (ja) | 1989-08-18 | 1989-08-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21147789A JPH0376152A (ja) | 1989-08-18 | 1989-08-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0376152A true JPH0376152A (ja) | 1991-04-02 |
Family
ID=16606598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21147789A Pending JPH0376152A (ja) | 1989-08-18 | 1989-08-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0376152A (ja) |
-
1989
- 1989-08-18 JP JP21147789A patent/JPH0376152A/ja active Pending
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