JPH0376317A - Ａ／ｄ変換方式 - Google Patents
Ａ／ｄ変換方式Info
- Publication number
- JPH0376317A JPH0376317A JP21220089A JP21220089A JPH0376317A JP H0376317 A JPH0376317 A JP H0376317A JP 21220089 A JP21220089 A JP 21220089A JP 21220089 A JP21220089 A JP 21220089A JP H0376317 A JPH0376317 A JP H0376317A
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- JP
- Japan
- Prior art keywords
- conversion
- converter
- timing
- data
- pulses
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、Ａ／Ｄ変換方式、特に、高速のＡ／Ｄ変換器
に適したＡ／Ｄ変換方式に関するものである。
に適したＡ／Ｄ変換方式に関するものである。
（従来の技術）
従来、高速のＡ／Ｄ変換器を用いたＡ／Ｄ変換方式にお
いては、Ａ／Ｄ変換器を有効に使用するために、複数の
デュアルポー）ＲＡＭ等を用い、ＲＡＭへの書き込みの
タイミングをずらすことにより変換データをラッチする
ようにして高速化を図っている。
いては、Ａ／Ｄ変換器を有効に使用するために、複数の
デュアルポー）ＲＡＭ等を用い、ＲＡＭへの書き込みの
タイミングをずらすことにより変換データをラッチする
ようにして高速化を図っている。
したがって、それより速い速度でのＡ／Ｄ変換を行なう
ことはできないものである。
ことはできないものである。
また、低速で精度のよいＡ／Ｄ変換器においても、同様
に、その精度を維持する限り、より高速化を期待するこ
とはできなかった。
に、その精度を維持する限り、より高速化を期待するこ
とはできなかった。
（発明が解決しようとする課題）
本発明は、Ａ／Ｄ変換方式において、サンプリング点を
時間的に補間することによって、Ａ／Ｄ変換器の最高処
理速度以上の高速処理を実質的に行なうことができるＡ
／Ｄ変換方式を提供することを目的としてなされたもの
である。
時間的に補間することによって、Ａ／Ｄ変換器の最高処
理速度以上の高速処理を実質的に行なうことができるＡ
／Ｄ変換方式を提供することを目的としてなされたもの
である。
（課題を解決するための手段）
本発明は、Ａ／Ｄ変換方式において、複数個のＡ／Ｄ変
換器を用い、各Ａ／Ｄ変換器の作動開始のタイミングを
ずらせたことを特徴とするものである。
換器を用い、各Ａ／Ｄ変換器の作動開始のタイミングを
ずらせたことを特徴とするものである。
複数個（Ｋ個）のＡ／Ｄ変換器の作動開始のタイミング
のずれは、１個のＡ／Ｄ変換器の変換処理時間の１／に
の時間に選定することができる。
のずれは、１個のＡ／Ｄ変換器の変換処理時間の１／に
の時間に選定することができる。
Ａ／Ｄ変換器は、変換データをタイミングパルスにより
複数のパラレルのＲＡＭにラッチするＡ／Ｄ変換器を用
いることができる。この場合のＲＡＭは、デュアルポー
トＲＡＭを用いることができる。
複数のパラレルのＲＡＭにラッチするＡ／Ｄ変換器を用
いることができる。この場合のＲＡＭは、デュアルポー
トＲＡＭを用いることができる。
各Ａ／Ｄ変換器の作動パルスとデュアルポートＲＡＭの
書き込みタイミングパルスを発生するタイミングパルス
発生回路を設け、１つのＣＰＵでデュアルポートＲＡＭ
に書き込まれたデータを処理するようにできる。
書き込みタイミングパルスを発生するタイミングパルス
発生回路を設け、１つのＣＰＵでデュアルポートＲＡＭ
に書き込まれたデータを処理するようにできる。
（作 用〉
本発明は、 複数個のＡ／Ｄ変換器を用い、各Ａ／Ｄ変
換器の作動開始のタイミングをずらせたことにより、サ
ンプリング点を時間的に補間することができ、実質的な
処理速度の向上を図るものである。
換器の作動開始のタイミングをずらせたことにより、サ
ンプリング点を時間的に補間することができ、実質的な
処理速度の向上を図るものである。
（実施例）
第１図は、本発明のＡ／Ｄ変換方式の一実施例を説明す
るためのブロック図、第２図は、第１図におけるタイミ
ング信号の時間関係を説明するための説明図である。図
中、Ａｉｎはアナログ信号入力端子、ＡＩ、 Ａ２．
・・・・Ａｋはに個の高速のＡ／Ｄ変換器、Ｓｔ、Ｓ
２． ・・・・Ｓｋは作動パルス入力端子、ＲＩＬ
Ｒ１２，・・・・：Ｒｌｎ、Ｒ２ＬＲ２Ｆ ・−Ｒ２
ｎ、 ＨＨＨ＋ １ ＃ ＋、 Ｒｋｉ、Ｒ
ｋ２＞、〜・・Ｒｋｎは各Ａ／Ｄ変換器にパラレルに接
続されたｎ個ずつのデュアルポートＲＡＭ、ＷＩＬＷ１
２． ・−−−Ｗｉｎ、 Ｗ２１． Ｗ２２・・−−
Ｗ２ｎ。
るためのブロック図、第２図は、第１図におけるタイミ
ング信号の時間関係を説明するための説明図である。図
中、Ａｉｎはアナログ信号入力端子、ＡＩ、 Ａ２．
・・・・Ａｋはに個の高速のＡ／Ｄ変換器、Ｓｔ、Ｓ
２． ・・・・Ｓｋは作動パルス入力端子、ＲＩＬ
Ｒ１２，・・・・：Ｒｌｎ、Ｒ２ＬＲ２Ｆ ・−Ｒ２
ｎ、 ＨＨＨ＋ １ ＃ ＋、 Ｒｋｉ、Ｒ
ｋ２＞、〜・・Ｒｋｎは各Ａ／Ｄ変換器にパラレルに接
続されたｎ個ずつのデュアルポートＲＡＭ、ＷＩＬＷ１
２． ・−−−Ｗｉｎ、 Ｗ２１． Ｗ２２・・−−
Ｗ２ｎ。
・ ・ ・・・ ・ ・、 Ｗｋｌ、 Ｗｋ２． ・
・ ・ ・Ｗｋｎは各デュアルポートＲＡＭのラッチパ
ルス入力端子、ＣＰＵは中央処理装置、ＴＰはタイミン
グパルスを発生するタイミング信号発生回路、Ｔｉｎは
外部トリガ信号入力端子である。
・ ・ ・Ｗｋｎは各デュアルポートＲＡＭのラッチパ
ルス入力端子、ＣＰＵは中央処理装置、ＴＰはタイミン
グパルスを発生するタイミング信号発生回路、Ｔｉｎは
外部トリガ信号入力端子である。
ＣＰＵからのトリガ信号がタイミング信号発生回路ＴＰ
に与えられ、Ａ／Ｄ変換が開始される。
に与えられ、Ａ／Ｄ変換が開始される。
タイミング信号発生回路ＴＰは、トリガ信号を受けて、
各Ａ／Ｄ変換器の変換開始タイミングを決定する作動パ
ルスＳｌｌ〜ＳＫＩと、その後のサンプリング時点を決
定する作動パルスＳ２１〜Ｓｋｎ、ならびに、デュアル
ポートＲＡＭの書き込みタイミングを決定するラッチパ
ルスＷｌｌ〜Ｗｋｎを発生する。作動パルス入力端子Ｓ
１には作動パルスＳ１１゜Ｓ １２． ・・・・Ｓｉ
ｎが、作動パルス入力端子Ｓ２には作動パルス８２１．
８２２． ・・・・Ｓ２ｎが、・・・・・、作動パル
ス入力端子Ｓｋには作動パルスＳｋｉ、 Ｓｋ２．
・・・・Ｓｋｎが、与えられる。
各Ａ／Ｄ変換器の変換開始タイミングを決定する作動パ
ルスＳｌｌ〜ＳＫＩと、その後のサンプリング時点を決
定する作動パルスＳ２１〜Ｓｋｎ、ならびに、デュアル
ポートＲＡＭの書き込みタイミングを決定するラッチパ
ルスＷｌｌ〜Ｗｋｎを発生する。作動パルス入力端子Ｓ
１には作動パルスＳ１１゜Ｓ １２． ・・・・Ｓｉ
ｎが、作動パルス入力端子Ｓ２には作動パルス８２１．
８２２． ・・・・Ｓ２ｎが、・・・・・、作動パル
ス入力端子Ｓｋには作動パルスＳｋｉ、 Ｓｋ２．
・・・・Ｓｋｎが、与えられる。
これらタイミングパルスは、Ａ／Ｄ変換器の変換開始か
ら終了までの時間をＴとして、等間隔の時間でサンプリ
ングを行なう場合には、各デュアルポートＲＡＭにおけ
るラッチパルスＷｌｌ、 Ｗ１２゜・・・・Ｗｉｎの時
間間隔、Ｗ２１． Ｗ２２． ・・・・Ｗ２ｎの時間
間隔、−−・−・・、Ｗｋｌ、 Ｗｋ２゜・・・Ｗｋｎ
の時間間隔、ならびに、各Ａ／Ｄ変換器における作動パ
ルスＳ １２． ・・・・Ｓｉｎ、 ３２１゜Ｓ２２
． −− ・−５２ｎ１．−−− ・・、Ｓｋｉ、 Ｓ
ｋ２゜・・・・Ｓｋｎの時間間隔は、それぞれＴ ／
ｎずつずれるようにされる。また、各Ａ／Ｄ変換器の変
換開始のタイミング、すなわち、Ｓｌｌ、 Ｓ２１゜・
・・Ｓｋｉの時間間隔は、Ｔ／ｎｋずつずれるようにさ
れればよい。
ら終了までの時間をＴとして、等間隔の時間でサンプリ
ングを行なう場合には、各デュアルポートＲＡＭにおけ
るラッチパルスＷｌｌ、 Ｗ１２゜・・・・Ｗｉｎの時
間間隔、Ｗ２１． Ｗ２２． ・・・・Ｗ２ｎの時間
間隔、−−・−・・、Ｗｋｌ、 Ｗｋ２゜・・・Ｗｋｎ
の時間間隔、ならびに、各Ａ／Ｄ変換器における作動パ
ルスＳ １２． ・・・・Ｓｉｎ、 ３２１゜Ｓ２２
． −− ・−５２ｎ１．−−− ・・、Ｓｋｉ、 Ｓ
ｋ２゜・・・・Ｓｋｎの時間間隔は、それぞれＴ ／
ｎずつずれるようにされる。また、各Ａ／Ｄ変換器の変
換開始のタイミング、すなわち、Ｓｌｌ、 Ｓ２１゜・
・・Ｓｋｉの時間間隔は、Ｔ／ｎｋずつずれるようにさ
れればよい。
トリガ信号によりタイミングパルス発生回路がスタート
し、Ａ／Ｄ変換が開始される。作動パルス８１１により
Ａ／Ｄ変換器Ａ１が動作を開始し、その時点における入
力データをサンプリングし、ディジタルデータへの変換
動作を開始する。引き続き、作動パルスＳ２１．・・・
・ＳｋｉによりＡ／Ｄ変換変換器−２〜Ａｎ々に処理を
開始し、変換されたデータは、Ｗｌｌ、 Ｗ２１．
・・・・ＷＫＩの書き込みタイミングによって、デュア
ルポートＲＡＭ、 Ｒ１１，Ｒ２１，・・・・ＲＫＩに
順次書き込まれる。次の作動パルスＳ１２．３２２．
・・・・Ｓｋ２により、それぞれのＡ／Ｄ変換器Ａｌ
、 Ａ２ 、 ・・・・ＡＫが入力データをサンプ
リングし、Ａ／Ｄ変換を行ない、変換されたデータを、
同様に、Ｗ１２、 Ｗ２２・・・・Ｗｋ２の書き込みタ
イミングでデュアルポートＲＡＭ、Ｒ１２，Ｒ２２，・
・・・ＲＫ２に書き込み、以下、同様にして変換された
データが、Ｗｉｎ、 Ｗ２ｎｔ ・・・・Ｗｋｎの書
き込みタイミングによって、ｎ ｘｋ ｆｌｊのデュア
ルポートＲＡＭ、Ｒ１ｎ ｙ Ｒ２ｎ ｓ ・・・・
Ｒｋｎに順次書き込まれる。
し、Ａ／Ｄ変換が開始される。作動パルス８１１により
Ａ／Ｄ変換器Ａ１が動作を開始し、その時点における入
力データをサンプリングし、ディジタルデータへの変換
動作を開始する。引き続き、作動パルスＳ２１．・・・
・ＳｋｉによりＡ／Ｄ変換変換器−２〜Ａｎ々に処理を
開始し、変換されたデータは、Ｗｌｌ、 Ｗ２１．
・・・・ＷＫＩの書き込みタイミングによって、デュア
ルポートＲＡＭ、 Ｒ１１，Ｒ２１，・・・・ＲＫＩに
順次書き込まれる。次の作動パルスＳ１２．３２２．
・・・・Ｓｋ２により、それぞれのＡ／Ｄ変換器Ａｌ
、 Ａ２ 、 ・・・・ＡＫが入力データをサンプ
リングし、Ａ／Ｄ変換を行ない、変換されたデータを、
同様に、Ｗ１２、 Ｗ２２・・・・Ｗｋ２の書き込みタ
イミングでデュアルポートＲＡＭ、Ｒ１２，Ｒ２２，・
・・・ＲＫ２に書き込み、以下、同様にして変換された
データが、Ｗｉｎ、 Ｗ２ｎｔ ・・・・Ｗｋｎの書
き込みタイミングによって、ｎ ｘｋ ｆｌｊのデュア
ルポートＲＡＭ、Ｒ１ｎ ｙ Ｒ２ｎ ｓ ・・・・
Ｒｋｎに順次書き込まれる。
すべてのＲＡＭへの書き込みが終了したら、変換終了の
信号がＣＰＵに送られ、ＣＰＵは、デュアルボートＲＡ
Ｍのデータを書き込まれた順に取り込んでＡ／Ｄ変換が
終了する。各Ａ／Ｄ変換器における作動パルス、ラッチ
パルスの時間関係を第２図に示したが、これは、時間間
隔が等間隔の場合である。しかし、必ずしも等間隔で変
換を行なわなければならない必要はなく、また、Ｔ、ｎ
。
信号がＣＰＵに送られ、ＣＰＵは、デュアルボートＲＡ
Ｍのデータを書き込まれた順に取り込んでＡ／Ｄ変換が
終了する。各Ａ／Ｄ変換器における作動パルス、ラッチ
パルスの時間関係を第２図に示したが、これは、時間間
隔が等間隔の場合である。しかし、必ずしも等間隔で変
換を行なわなければならない必要はなく、また、Ｔ、ｎ
。
ｋの値に応じて、各Ａ／Ｄ変換器の作動時間が決定され
るものである。
るものである。
なお、上記説明は、繰り返しのない現象に基ずくアナロ
グ信号の変換についてのものであるが、周期性のある信
号については、周期毎にトリガ信号のタイミングをずら
すことにより、１周期内のサンプリング点をより多くす
ることができる。
グ信号の変換についてのものであるが、周期性のある信
号については、周期毎にトリガ信号のタイミングをずら
すことにより、１周期内のサンプリング点をより多くす
ることができる。
（発明の効果）
以上の説明から明らかなように、本発明によれば、複数
個のＡ／Ｄ変換器を用い、各Ａ／Ｄ変換器の作動開始の
タイミングをずらせたことにより、サンプリング点を時
間的に補間することができるので、実質的な処理速度を
高めることができる効果がある。
個のＡ／Ｄ変換器を用い、各Ａ／Ｄ変換器の作動開始の
タイミングをずらせたことにより、サンプリング点を時
間的に補間することができるので、実質的な処理速度を
高めることができる効果がある。
第１図は、本発明のＡ／Ｄ変換方式の一実施例を説明す
るためのブロック図、第２図は、第１図におけるタイミ
ング信号の時間関係を説明するためのタイムチャートで
ある。 Ａｉｎ・・・アナログ信号入力端子、Ａ１〜Ａｋ・・・
Ａ／Ｄ変換器、８１〜Ｓｋ・・・作動信号端子、ＲＩＩ
〜Ｒｋｎ・・・デュアルポートＲＡＭ５Ｗｌｌ〜Ｗｋｎ
・・・ラッチパルス端子、ＣＰＵ・・・中央処理装置、
ＴＰ・・・タイミング信号発生回路。
るためのブロック図、第２図は、第１図におけるタイミ
ング信号の時間関係を説明するためのタイムチャートで
ある。 Ａｉｎ・・・アナログ信号入力端子、Ａ１〜Ａｋ・・・
Ａ／Ｄ変換器、８１〜Ｓｋ・・・作動信号端子、ＲＩＩ
〜Ｒｋｎ・・・デュアルポートＲＡＭ５Ｗｌｌ〜Ｗｋｎ
・・・ラッチパルス端子、ＣＰＵ・・・中央処理装置、
ＴＰ・・・タイミング信号発生回路。
Claims (1)
- 複数個のＡ／Ｄ変換器を用い、各Ａ／Ｄ変換器の作動
開始のタイミングをずらせたことを特徴とするＡ／Ｄ変
換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21220089A JPH0376317A (ja) | 1989-08-18 | 1989-08-18 | Ａ／ｄ変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21220089A JPH0376317A (ja) | 1989-08-18 | 1989-08-18 | Ａ／ｄ変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0376317A true JPH0376317A (ja) | 1991-04-02 |
Family
ID=16618579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21220089A Pending JPH0376317A (ja) | 1989-08-18 | 1989-08-18 | Ａ／ｄ変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0376317A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2068549A3 (de) * | 2007-11-28 | 2012-12-26 | Siemens Aktiengesellschaft | Verfahren und Anordnung zur ortsbezogenen und zeitgenauen Abtastung von einem Drehkörper mit variabler Drehgeschwindigkeit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS504969A (ja) * | 1973-05-16 | 1975-01-20 | ||
| JPS5216154A (en) * | 1975-07-30 | 1977-02-07 | Hitachi Denshi Ltd | High speed ad converter of multi processing system |
| JPS5337345A (en) * | 1976-09-18 | 1978-04-06 | Mitsubishi Electric Corp | Collecting and treating system for digital data |
-
1989
- 1989-08-18 JP JP21220089A patent/JPH0376317A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS504969A (ja) * | 1973-05-16 | 1975-01-20 | ||
| JPS5216154A (en) * | 1975-07-30 | 1977-02-07 | Hitachi Denshi Ltd | High speed ad converter of multi processing system |
| JPS5337345A (en) * | 1976-09-18 | 1978-04-06 | Mitsubishi Electric Corp | Collecting and treating system for digital data |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2068549A3 (de) * | 2007-11-28 | 2012-12-26 | Siemens Aktiengesellschaft | Verfahren und Anordnung zur ortsbezogenen und zeitgenauen Abtastung von einem Drehkörper mit variabler Drehgeschwindigkeit |
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