JPS626734Y2 - - Google Patents
Info
- Publication number
- JPS626734Y2 JPS626734Y2 JP1979018099U JP1809979U JPS626734Y2 JP S626734 Y2 JPS626734 Y2 JP S626734Y2 JP 1979018099 U JP1979018099 U JP 1979018099U JP 1809979 U JP1809979 U JP 1809979U JP S626734 Y2 JPS626734 Y2 JP S626734Y2
- Authority
- JP
- Japan
- Prior art keywords
- frequency divider
- clock
- latch
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【考案の詳細な説明】
本考案は、入力パルス列を複数ビツトに１ビツ
トサンプリングし前記入力パルス列の周波数を落
すサンプリング回路に関するものである。
トサンプリングし前記入力パルス列の周波数を落
すサンプリング回路に関するものである。
従来、Ｍ（２以上の自然数）ビツトに１ビツト
サンプリングするには入力クロツクをＭ分周した
クロツクによつて、前記入力パルス列をラツチし
ていた。
サンプリングするには入力クロツクをＭ分周した
クロツクによつて、前記入力パルス列をラツチし
ていた。
したがつて、前記Ｍが大きくなると前記Ｍ分周
したクロツクのわずかな位相ジツタによつて誤つ
たビツトをラツチするおそれがあつた。
したクロツクのわずかな位相ジツタによつて誤つ
たビツトをラツチするおそれがあつた。
本考案は、この欠点を除去するために、前記Ｍ
をＮ×Ｌに分解し、まず前記入力クロツクをＮ分
周したクロツクによつて前記入力デイジタルパル
ス列をラツチし、ラツチパルス列をつくり、さら
に前記Ｎ分周したクロツクをＬ分周したクロツク
によつて前記ラツチパルス列をラツチすることに
より、クロツクの位相ジツタに対する余裕の大き
いサンプリング回路を提供するものである。
をＮ×Ｌに分解し、まず前記入力クロツクをＮ分
周したクロツクによつて前記入力デイジタルパル
ス列をラツチし、ラツチパルス列をつくり、さら
に前記Ｎ分周したクロツクをＬ分周したクロツク
によつて前記ラツチパルス列をラツチすることに
より、クロツクの位相ジツタに対する余裕の大き
いサンプリング回路を提供するものである。
本考案によれば、入力パルス列をＭ（＝Ｎ×
Ｌ）ビツトに１ビツトサンプリングする回路にお
いて入力クロツクをＮ分周するＮ分周器３と、Ｎ
分周器３の出力をＬ分周するＬ分周器４と、前記
入力パルス列をＮ分周器３の出力クロツクのタイ
ミングでラツチするラツチ１と、ラツチ１の出力
をＬ分周器４の出力クロツクのタイミングでラツ
チするラツチ２とで構成され、前記入力パルス列
をラツチ１の入力端子に接続し、前記入力クロツ
クをＮ分周器３の入力端子に接続し、Ｎ分周器３
の出力をラツチ１のクロツク端子およびＬ分周器
４の入力端子に接続し、ラツチ１の出力をラツチ
２の入力端子に接続し、Ｌ分周器４の出力をラツ
チ２のクロツク端子に接続したことを特徴とする
サンプリング回路が得られる。
Ｌ）ビツトに１ビツトサンプリングする回路にお
いて入力クロツクをＮ分周するＮ分周器３と、Ｎ
分周器３の出力をＬ分周するＬ分周器４と、前記
入力パルス列をＮ分周器３の出力クロツクのタイ
ミングでラツチするラツチ１と、ラツチ１の出力
をＬ分周器４の出力クロツクのタイミングでラツ
チするラツチ２とで構成され、前記入力パルス列
をラツチ１の入力端子に接続し、前記入力クロツ
クをＮ分周器３の入力端子に接続し、Ｎ分周器３
の出力をラツチ１のクロツク端子およびＬ分周器
４の入力端子に接続し、ラツチ１の出力をラツチ
２の入力端子に接続し、Ｌ分周器４の出力をラツ
チ２のクロツク端子に接続したことを特徴とする
サンプリング回路が得られる。
図は本考案の一実施例を示す構成図で、Ｎ分周
器３によつて入力クロツクをＮ分周し、入力デイ
ジタルパルス列をラツチ１によつてＮ分周器３の
出力クロツクのタイミングでラツチする。Ｎ分周
器３の出力クロツクをＬ分周器４でＬ分周し、ラ
ツチ２によつてラツチ１の出力をＬ分周器４の出
力クロツクのタイミングによつてラツチする。
器３によつて入力クロツクをＮ分周し、入力デイ
ジタルパルス列をラツチ１によつてＮ分周器３の
出力クロツクのタイミングでラツチする。Ｎ分周
器３の出力クロツクをＬ分周器４でＬ分周し、ラ
ツチ２によつてラツチ１の出力をＬ分周器４の出
力クロツクのタイミングによつてラツチする。
このようにしてラツチ２の出力は入力パルス列
をＭビツトに１ビツトサンプリングし周波数は
１／Ｍに落ちている。
をＭビツトに１ビツトサンプリングし周波数は
１／Ｍに落ちている。
以上のようにＭビツトをＮビツト×Ｌビツトに
分解して２回ラツチしているため、ラツチのタイ
ミングをつくるクロツクの位相ジツタに対する余
裕は、入力クロツクをＭ分周したクロツクによつ
て入力パルス列をラツチする方式に比べ、飛躍的
に増加する。
分解して２回ラツチしているため、ラツチのタイ
ミングをつくるクロツクの位相ジツタに対する余
裕は、入力クロツクをＭ分周したクロツクによつ
て入力パルス列をラツチする方式に比べ、飛躍的
に増加する。
したがつてサンプリングビツトの間隙が大きく
ても容易にサンプリング可能である。
ても容易にサンプリング可能である。
図は本考案の一実施例を示す構成図で、１およ
び２はラツチ、３はＮ分周器、４はＬ分周器であ
る。
び２はラツチ、３はＮ分周器、４はＬ分周器であ
る。
Claims (1)
- 入力パルス列をＭ（＝Ｎ×Ｌ）ビツトに１ビツ
トサンプリングする回路において、入力クロツク
をＮ分周するＮ分周器３と、Ｎ分周器３の出力を
Ｌ分周するＬ分周器４と、前記入力パルス列をＮ
分周器３の出力クロツクのタイミングでラツチす
るラツチ１と、ラツチ１の出力をＬ分周器４の出
力クロツクのタイミングでラツチするラツチ２と
で構成されたことを特徴とするサンプリング回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1979018099U JPS626734Y2 (ja) | 1979-02-14 | 1979-02-14 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1979018099U JPS626734Y2 (ja) | 1979-02-14 | 1979-02-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55118552U JPS55118552U (ja) | 1980-08-21 |
| JPS626734Y2 true JPS626734Y2 (ja) | 1987-02-17 |
Family
ID=28844719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1979018099U Expired JPS626734Y2 (ja) | 1979-02-14 | 1979-02-14 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS626734Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5236674B2 (ja) * | 1973-03-03 | 1977-09-17 |
-
1979
- 1979-02-14 JP JP1979018099U patent/JPS626734Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55118552U (ja) | 1980-08-21 |
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