JPH0461384B2 - - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 本発明は、主記憶装置の一部の写しを保持する
小容量の高速なキヤツシユ・メモリを用いて等価
的に大容量の高速なメモリを実現するキヤツシ
ユ・メモリ制御方式に関する。中央演算装置
（CPU）は命令を実行する場合、最初にキヤツシ
ユ・メモリのアドレスを与え、キヤツシユ・メモ
リ内にそのアドレスがあれば、キヤツシユ・メモ
リを参照し、なければ主記憶装置を参照する。従
来は主記憶装置への読出し要求が主記憶要求の優
先順位を決定するプライオリテイ判定回路におい
て許可が下りなかつた場合に、該判定回路の許可
が下りるまで同一の前記パイプラインフローを幾
度か起動する事で、該要求を主記憶制御装置
（MCU）へ送出していた。そのために、該要求を
MCUへ送出するのが遅れる場合があり、システ
ムの処理能力を低下させていた。 本発明は、この主記憶読出し要求が、該判定回
路で許可が下りなかつた場合に、該要求を主記憶
読出しポートに保持し、該ポートから再度該判定
回路へ要求を出すことにより、上記遅れを最小に
して、効率のよい処理の実現を可能とするもので
ある。 〔産業上の利用分野〕 本発明は、中央演算装置（CPU）内における
命令に関する制御を実行するＩ（Instruction）ユ
ニツトから来る命令フエツチ及びオペランドアク
セス要求に対応して、CPU内のキヤツシユ・メ
モリの制御、特に主記憶読出し要求の制御に関す
る。 キヤツシユ・メモリをCPU内に有する計算機
システムにおいて、CPU内のキヤツシユ・メモ
リアクセス時間に対し、主記憶装置に対するアク
セス時間は非常に大きい。よつて該システムの処
理能力の向上をはかるためにはキヤツシユ・メモ
リにデータがなくキヤツシユ・ミスを起こした場
合に、CPUは主記憶制御装置に参照要求を与え
キヤツシユ・メモリ内に有効なデータを主記憶装
置より効率よく転送する必要がある。本発明は主
記憶読出し要求を高速に実行するキヤツシユ・メ
モリ制御方式に関する。 〔従来技術〕 中央演算装置（CPU）と主記憶装置（MSU）
との中間に置く小容量で高速なメモリをキヤツシ
ユ・メモリ（Cache Memory）という。メモリ
は一般に高速なほど高価格なので大容量な主記憶
メモリ（以後主メモリと呼ぶ）を全て高速なメモ
リで構成するのは経済的でないため、小容量の高
速なキヤツシユ・メモリを用いて等価的に大容量
の高速なメモリを実現するキヤツシユ・メモリ方
式は特に大型計算機の処理速度を向上するために
極めて重要な技術である。主メモリに格納してい
る命令（インストラクシヨン）やオペランドデー
タの中でさしあたり使用する部分をキヤツシユ・
メモリに格納する。CPUが命令を実行するとき、
CPUは最初にキヤツシユ・メモリにアドレスを
与える。キヤツシユ・メモリ内にそのアドレスが
あればキヤツシユ・ヒツト、なければキヤツシ
ユ・ミスが起こる。キヤツシユ・ヒツトしている
間はCPUはキヤツシユ・メモリだけを参照する
ので高速処理が可能となる。キヤツシユ・ミスの
場合にはCPUは命令の実行を中断し、キヤツシ
ユ・メモリに主メモリからのデータを書き込む。 キヤツシユ・メモリの各ユニツトの構成単位は
「ブロツク」と呼ばれ、１ブロツクは数ワードか
ら構成される。キヤツシユ・メモリと主メモリの
内容を交換する場合にはブロツク単位で実行され
る。また、キヤツシユ・ミスの場合、CPUが書
込みを実行する場合には、その時点で書込み内容
をキヤツシユ・メモリに書込み、内容交換時に全
ブロツクを主メモリに書込むスワツプ方式と、書
込みが行われる毎にキヤツシユ・メモリと主メモ
リに共に書込みを実行するストア・スルー方式が
ある。 第２図はキヤツシユ・メモリを用いる場合の計
算機のシステム構成である。CPU１０は命令の
解読と命令に関する制御を行うＩ（Instruction）
ユニツト１００、オペランドデータに対して演算
を実行するＥ（Execoution）ユニツト１０１、及
びキヤツシユ・メモリや主メモリに対するメモリ
の読出しや書込みの制御で特にＩユニツト１００
からの要求に対してキヤツシユのヒツトとミスに
おける制御を行うＳ（Storage）ユニツト１０２
から構成される。CPU１０はＳユニツト１０２
を介してMCU１１（Main Storage Control
Unit（主記憶制御装置））に接続され、MCU１１
はＳユニツト１０２からの要求に従い主メモリの
あるMSU１２（Main Storage Unit）主記憶装
置））の読書き動作の制御を実行する。Ｉユニツ
ト１００からＳユニツト１０２にオペランドの要
求信号（OP REQ）とオペランドの要求に対す
るフエツチアドレス（OP REQ ADRS）が送
出される。またはＩユニツト１００からＳユニツ
ト１０２に命令フエツチの要求信号（IF REQ）
と命令フエツチの要求に対するアドレス（IF
REQ−ADRS）が送出される。その要求に答え
るため、Ｓユニツト１０２は内部にあるオペラン
ド或いは命令用のキヤツシユ・メモリを調べ、キ
ヤツシユ・メモリにその内容がある場合、すなわ
ちキヤツシユ・ヒツトの場合には、OP STV
（OPERAND STATUS VALID）信号或いはIF
STV（INSTRUCTION FETCH STATUS
VALID）信号をＩユニツト１００に返す。この
ときはＩユニツトはキヤツシユ・メモリに対して
読書きが可能となる。Ｉユニツト１００はキヤツ
シユ・メモリから命令をIF CACHE DATA
として受け取る。また、Ｅユニツト１０１はキヤ
ツシユ・メモリからオペランドをOP CACHE
DATAとして受け取る。キヤツシユ・ミスの
場合はそれぞれオペランドに対するOP LMD
（OPERAND LINE MISSING DETECT）信
号や命令に対するIF LMD（INSTRUCTION
FETCH LINE MISSING DETECT）信号を返
す。この時にはキヤツシユ・メモリに要求した内
容はないため、Ｓユニツト１０２はMCU１１に
対してMS REQ信号を出して主メモリの参照の
要求を行い、それと同時に、MS REQ ADRS
の参照アドレスを与える。また、要求に対する識
別信号のREQ ID信号も送出する。そしてMCU
１１はMSU１２の主メモリにアクセスする。
REQ IDによつてオペランドのブロツクフエツ
チ、命令のブロツクフエツチ、命令のプリフエツ
チ、Translationのブロツクフエツチなどが識別
される。MCU１１からＳユニツト１０２に要求
されたデータ（MS DATA）が送出されると同
時に、前記REQ IDと等価な識別信号RTN ID
も送出される。DATA IDはデータの順番等の
制御用の識別信号である。 オペランドあるいは命令のアドレス要求
（REQ）はＳユニツト１０２内ではＰ（Priority），
Ｔ（Translative address），Ｂ（Buffer access），
Ｒ（Result）の４つの各サイクルで処理される。
Ｒサイクルにおいて、Buffer（キヤツシユ・メモ
リ）にデータがある場合には、キヤツシユ・メモ
リにあるデータをCPU内の汎用レジスタへ転送
する。キヤツシユにデータがない場合にキヤツシ
ユ・ミスを通知するLMD（OP LMDまたはIF
LMD）信号がアクテイブとなる。これと同時に
Ｓユニツト１０２はMS REQ信号をMCU１１
に送出し、主メモリの内容とキヤツシユ・メモリ
の内容との交換動作に対する要求を行う。前記
LMD信号が出された場合には該要求REQに後続
するオペランドまたは命令の要求はパイプライン
的に処理されず、それぞれＢサイクル、Ｔサイク
ルにおいて処理が中断される。 次に、第６図を用いて従来のキヤツシユ・メモ
リ制御方式のシステムとその動作を説明する。
OP TEARレジスタ６０はＴサイクルにおいて
オペランド要求アドレスを格納するレジスタであ
る。該OP TEARレジスタ６０への入力はＩユ
ニツト１００からのオペランド要求アドレス
（IU OP REQ ADRS），６１のオペランドポ
ート（OP PORT）０〜２からのアドレス、６
２のOP BFAR（バツフアアドレス）０〜３の中
からＰサイクルで選択したものである。OP
TEAR６０に格納されたオペランドの要求アド
レスはＴサイクルでOP TLB６３を用いて論理
アドレスから絶対アドレスに変換される。それと
同時にオペランド・キヤツシユ・デイレクトリ
（OP CACHE DIRECTORY）メモリ６４と
MATCH回路６５を用いて、該アドレスがキヤ
ツシユにあるかを調べる。キヤツシユのヒツトが
ミスかの信号はＢサイクルにおいてOP DMRレ
ジスタ６６にセツトされる。またOP TLB６３
からの絶対アドレスはOP BAARレジスタ６７
に格納される。キヤツシユ・ヒツトの場合は要求
アドレスはＢサイクルにおいてOP BEAR（Ｂ
CYCLE EFFECTIVE ADDRES REGISTER）
レジスタ６８にセツトされOP CACHE
DATA ARRAY６９をアクセスしてキヤツシ
ユの読み書きを実行する。キヤツシユ・ミスの場
合にはＲサイクルにおいて絶対アドレスが
MSAR（MAIN STORAGE ADDRES
REGISTOR）レジスタ７０に格納され、そのア
ドレスはMCU１１を介して主メモリをアクセス
するために使われる。 命令（Instruction）の要求アドレスに対する
処理は、第６図の下側の回路で実行され、上記し
たオペランドに対する制御方式と同様に行われ
る。 従来方式においては、該主記憶読出しポートへ
の要求アドレスは、MCU１１へのMS REQ信
号の送出が許可されたものである。この要求アド
レスはMSARレジスタ７０にセツトされ、それ
と同時にMCU１１１へMS REQ信号が送出さ
れる。この時MCU１１へのMS REQ信号送出
の許可が下りなかつた要求アドレスは、該主記憶
読出しポートに送出されず、別に用意される６１
のOP PORT0〜２に格納されていた。６１の該
OP PORT0〜２の出力はMSAR７０の入力と
はなつておらず、パイプラインを再起動するため
にOP PORTx信号として、OP TEARレジス
タ６０に戻る。すなわち、Ｐサイクルへと送り込
むことによつて再要求されていた。 この従来技術によるキヤツシユ・メモリ制御方
式を、第５図従来方式のタイムチヤートを主に参
照しながら更に説明する。まず、第５図に示され
た各々のサイクルにおける動作について、Ｐサイ
クルとはプライオリテイサイクルであり、Ｔ／Ｗ
サイクルとは第６図の回路でも説明したように
OP TLB６３によるアドレス変換と回路６４と
６５によるデイレクトリのサーチサイクルであ
り、Ｂ／Ｓサイクルとは回路６９によるデータア
レイ読出しサイクルまたはデータアレイライトサ
イクルであり、またＲサイクルとはリザルトサイ
クルのことである。Ｉユニツト１００から送出さ
れたREQ１のIU OP REQ ADRSは、Ｔサイ
クルにはOP TEAR（OP Ｔ CYCLE
EFFECTIVE ADDRES REGISTER）６０に有
効アドレスとしてセツトされ、OP TLB６３に
より絶対アドレスに変換されるとともに、該有効
アドレスの一部でOP CACHE DIRECTORY
６４を引き、該絶対アドレスとの比較が行われ
る。そして、Ｂサイクルにおいては、該絶対アド
レスはOP BAAR６７にセツトされ、Ｔサイク
ルにおける比較結果がOP DMR６６にセツトさ
れる。このＴサイクルにおける比較結果がいずれ
のデイレクトリのWAYとも一致しなかつた場
合、つまりキヤツシユ・ミスした場合には、
MCU１１に対してフエツチ動作が行われる。ま
ずＢサイクルのOP DMR６６よりOP LMD信
号がＲサイクルでＩユニツト１００に送出される
とともに、OP BAAR６７にセツトされた該要
求アドレスは、オペランドブロツクフエツチ要
求、命令のブロツクフエツチ要求あるいはオペラ
ンドのストア要求であるかのプライオリテイチエ
ツクを受ける。そして、その許可が得られた場合
のみ該要求アドレスは続くＲサイクルにおいて
MSAR７０と６２のOP BFAR0〜３の空いた
ポートに格納される。そして、MSAR７０より
MCU１１へ該要求アドレスが送出される。
MSAR７０の入力となるMCU要求源としては、
本従来方式においては、OP BAAR６７、IF
BAAR７１の各出力（オペランド、及び命令の
ブロツクフエツチ要求）、及び７２のSTAR
（STORE ADDRES REGISTER）０〜３の出力
（オペランドのストア要求）の最大３つが競合す
る。本従来方式において、OP BAAR，IF
BAAR，STAR0〜３の順にプライオリテイを決
める制御部は第８図に示される。一方、OP
BEAR６８のアドレスはそのまま次のＲサイク
ルにおいてOP PORT0〜２の空いたポートに格
納される。ここで先のプライオリテイチエツクに
おいて許可が得られなかつた場合には、その要求
アドレスは必要期間だけ６１のOP PORT0〜２
に保持される。第５図従来方式のRETRY
REQ１に示されるように、かかる６１のOP
PORT0〜２の出力をOP PORTx信号とし、Ｐ
サイクルに戻し、プライオリテイがとれる迄、該
要求の再起動を実行していた。 上記のプライオリテイチエツクにおいて許可が
得られなかつた場合、第５図従来方式のタイミン
グチヤートに示されるようにMCU要求（REQ1）
は、６１のOP PORT0〜２の空いたポートに格
納され、REQ１のＲサイクル終了後１サイクル
をおいて２サイクル目に、かかるOP PORT0〜
２の要求アドレスを有効アドレスとして、Ｐサイ
クルから始まる同じパイプラインフローに流し、
RETRY REQ１が起動される。このタイミン
グチヤートでは２度目のRETRY REQ１でで
MCUアクセス許可が得られたものが示されてい
るが、実際にはこのRETRY REQ１において
も許可が得られない可能性も十分ある。この場合
は、上記の処理を許可が得られるまで繰り返すこ
とになる。 MCU１１へ該要求アドレスを送出する際には、
第７図の制御回路に示すように６２のOP
BRAR0〜３に要求アドレスが格納され第５図従
来方式に示されるように、Ｒサイクルから各
BFAR0〜３のVALID信号（BFAR VALID）
がセツトされる。それと共に、BF CNTL（ブロ
ツクフエツチ制御回路）７５において、MS
REQ信号と該主記憶読出しポートの種類つまり
要求の種類を識別するREQ IDが作成され、
MCU１１に送出され、該オペランドを含むブロ
ツクフエツツチが開始される。 尚、本従来技術におけるブロツクフエツチは
64Byte単位で行われ、MS DATAは8Byte単位
で８回に分けて送られている。MCU１１からの
データ送入に際しては、第５図の下方に示される
ように、MS DATA（Ａ，Ｂ，Ｃ，……，Ｈ）
が送出される３サイクル前にMCU１１より
EATA OUT WARNING（DOW）信号、
RTN ID（REQ IDと等価なもの）信号、並び
にDATA ID信号（ブロツク中におけるデータ
の種類を示す信号）の送出が開始される。これら
の制御信号により第９図のデータ系に示される
（OP MOVE IN REGISTER EVN）OP MIR
EVN９０、OP MIR ODD９１にMCU１１
からのMS DATAがセツトされ、オペランドに
対しては各々（OP CACHE DATA IN
REGISTER EVN）OP CDIR EVN９２、
OP CDIR ODD９３に転出される。MOVE
INとは第９図に示されるOP CDIR EVN９２
とOP CDIR ODD９３の両者にデータがセツ
トされた時点において、OP CACHE DATA
ARRAY６９に該OP CDIR EVN９２と該
OP CDIR ODD９３の内容をＰ，Ｗ，Ｓのイ
サクルで順序よく書き込むフローである。タイム
チヤートに示すように、MOVE INが終了する
までつまりブロツクフエツチが終了するまでOP
BFAR VALIDは送出され続ける。 第５図のタイムチヤートに示されたBypassと
は、該ブロツクフエツチ要求を起動することにな
つた１ユニツト１００からの要求アドレスで、指
定される8Byte以内のデータをOP CACHE
DATA ARRAY６９を介することなくCPU内
の汎用レジスタのOWR（図示せず）に書込むフ
ローを示すものである。 以上、オペランドのブロツクフエツチに関する
従来技術を説明したが、命令のブロツクフエツチ
に関しても同様の制御によつて行われていた。 〔発明が解決しようとする問題点〕 以上のように、従来方式においては、主記装置
へのブロツクフエツチ要求が、MCUアクセスの
プライオリテイ判定回路すなわち、オペランドブ
ロツクフエツチ要求、命令のブロツクフエツチ要
求あるいはオペランドのストア要求であるかの判
定回路において許可が得られなかつた場合に、そ
の要求アドレスは６１のOP PORT0〜２に格納
され、その出力が再びOP TEARレジスタ６０
にもどるという再起動がなされていた。この再起
動のパイプラインフローによると該要求アドレス
を主記憶制御装置（MCU）へ送出するまでの時
間が大となり、処理の効率そのものが低下すると
いう問題が生じていた。 〔問題点を解決するための手段〕 本発明のキヤツシユ・メモリ制御方式の構成ブ
ロツク図は第１図に示される。 本実施例の動作は、MCUアクセス不許可時の
動作以外は従来例と同様である。MCUアクセス
不許可時、つまりＢサイクルにおいて、どこのレ
ジスタ内容をMSARレジスタ７０に入力するか
を決めるプライオリテイチエツクで許可が得られ
なかつた場合に、本発明では、かかる要求アドレ
スは６２のOP BFAR0〜３の空いたポートに格
納される。すなわち、MCUアクセスのプライオ
リテイ判定回路において、許可がおりなかつた場
合もその要求アドレスを６２のOP BFAR0〜３
に一度格納し、その出力を該プライオリテイ判定
回路20，21の入力として再送出可能としている。
このことにより、該要求を引き続いてプライオリ
テイ判定の要求源とすることを可能とする。もし
OP BFAR0〜３において空いたポートが無い場
合には６１のOP PORT0〜２に格納され、従来
例と同様の処理が行われる。６２のOP BFAR0
〜３には、MCUアクセスの許可を得た要求アド
レスも格納されるのでフラグによつてこの区別が
なされる。このようにMCU要求源として、本発
明では、従来例のOP BAAR，IF BAAR，
STAR0〜３の３つの他に、新たに該OP
BFAR0〜３の出力も加わつて、最大４つを有す
ることになる。 〔作 用〕 本発明の該主記憶読出しポートは、MCUアク
セスのプライオリテイ判定回路において、許可が
おりなかつた場合もその要求アドレスを６２の
OP BFAR0〜３に格納し、その出力を該プライ
オリテイ判定回路の入力とし再送出可能とした。 〔実施例〕 まず、第２図の計算機のシステム構成図を用い
て本発明のキヤツシユ・メモリ制御方式を説明す
る。Ｉユニツト１００からのIU REQ VALID
信号により例えばオペランド要求を受けたＳユニ
ツト１０２は、、キヤツシユ・メモリに該オペラ
ンドが存在する場合にはＩユニツト１００に対し
OP STV（OP STATUS VALID）信号を返
す。該オペランドがキヤツシユ・メモリ内に存在
しない場合にはＩユニツト１００に対し（OP
LINE MISSING DETECT）OP LMD信号を
返すとともに、主記憶制御装置（MCU）１１に
対してMS REQ信号を送出し、MCU１１が主
記憶装置（MSU）１２を制御することにより該
オペランドを含むブロツクフエツチが行なわれ
る。上記ブロツクフエツチに関する本発明のアド
レス制御系の説明図及びそのタイムチヤートはそ
れぞれ第１図及び第５図に示され、これ等の図を
参照して本発明のキヤツシユ・メモリ制御方式を
説明する。 第１図と第５図において、例えばオペランドの
要求はＳユニツト１０２内ではＰ（Priority）、Ｔ
（Translative address）、Ｂ（Buffer access）、Ｒ
（Result）の４つの各サイクルで処理される。Ｒ
サイクルにおいて、Buffer（キヤツシユ・メモ
リ）にデータがない場合にはブロツクフエツチを
行い、ある場合にはキヤツシユ・メモリにあるデ
ータをCPU内の汎用レジスタへ転送する。第１
図のOP DMRレジスタ６６の出力信号はOP
DIRECTO RY MATCH REGISTER信号で
キヤツシユに要求用のデータがある場合にアクテ
イブになり、ない場合にノンアクテイブとなる信
号である。OP DMR６６がノンアクテイブでで
キヤツシユにデータがない場合にキヤツシユ・ミ
スを通知するLMD信号（OP LMD）がアクテ
イブとなる。これと同時にＳユニツト１０２は
MS REQ信号をMCU１１に送出し、主メモリ
からのデータ読み出しを行う。LMD信号が出さ
れた場合には該オペランド要求に後続するオペラ
ンド要求は中断される。 OP TEAR６０はＴサイクルにおいてオペラ
ンド要求アドレスを格納するレジスタである。該
OP TEAR６０への入力は、Ｉユニツト１００
からのオペランド要求アドレス（IU OP REQ
ADRS）、６１のオペランドポート（OP
PORT0〜２）からのアドレス、６２のバツフア
アドレス（OP BFAR0〜３）をＰサイクルで選
択したものである。OP TEAR６０に格納され
たオペランドの要求アドレスはＴサイクルでOP
TLB６３を用いて論理アドレスから絶対アド
レスに変換される。それと同時にオペランド・キ
ヤツシユ・デイレクトリ（OP CACHE
DIREC TORY）メモリ６４とMATCH回路６
５を用いて該アドレスがキヤツシユにあるかどう
かを調べる。キヤツシユのヒツトかミスかの信号
はＢサイクルにおいてOP DMR６６にセツトさ
れる。また、OP TLB６３からの絶対アドレス
はOP BAAR６７に格納される。キヤツシユ・
ヒツトの場合は要求アドレスはＢサイクルにおい
てOP BEAR６８に格納され、OP CACHE
DATA ARRAY６９をアクセスしてキヤツシ
ユの読書きを実行する。キヤツシユ・ミスの場合
にはＲサイクルにおいてプライオリテイ判定回路
の一部の制御信号源２０からの制御信号２０１に
よつてプライオリテイ判定回路の一部のセレクタ
２１によつて選択されればその絶対アドレスが
MSAR（MAIN STORAGE ADDRESS
REGISTER）７０に格納される。そして、
MSAR７０内のそのアドレスはMCU１１を介し
て主メモリをアクセスするために使われる。 命令に対する要求の制御はオペランドと同様に
第１図の下方の回路で実行される。 本発明によるキヤツシユ・メモリ制御方式を第
５図本発明方式のタイムチヤートを参照しながら
詳細に説明する。まず、第５図に示された各々の
サイクルについて、Ｐサイクルはプライオリテイ
サイクルであり、Ｔ／ＷサイクルはOP TLB６
３によるアドレス変換と回路６４と６５によるデ
イレクトリのサーチサイクルであり、Ｂ／Ｓサイ
クルは回路６９によるデータアレイ読出しサイク
ル／データアレイライトサイクルであり、またＲ
サイクルとはリザルトサイクルのことである。Ｉ
ユニツト１００から送出されたREQ１のIU OP
REQ ADRSは、ＴサイクルにはOP TEAR
６０に有効アドレスとしてセツトされ、OP
TLB６３により絶対アドレスに変換される。そ
れとともに、有効アドレスの一部でOP
CACHE DIRECTORY６４を引き、絶対アド
レスとの比較が行われる。そして、Ｂサイクルに
於ては、絶対アドレスはOP BAAR６７にセツ
トされ、Ｔサイクルにおける比較結果がOP
BAAR６７にセツトされる。このＴサイクルに
おける比較結果がいずれのデイレクトリのWAY
とも一致しなかつた場合、つまりキヤツシユ・ミ
スした場合には、MCU１１に対してフエツチ動
作が行われる。まずＢサイクルのOP DMR６６
よりOP LMD信号がＲサイクルでＩユニツト１
００に送出されるとともに、OP BAAR６７に
セツトされた該要求アドレスは、プライオリテイ
判定回路のセレクタ２１に入力される。この判定
回路20，21により他のMCU要求と共にオペラン
ドブロツクフエツチ要求、命令のブロツクフエツ
チ要求、オペランドのストア要求あるいは６２の
OP BFAR0〜３の出力を優先するかが決定され
る。OP BAAR６７にセツトされた該要求アド
レスが該プライオリテイチエツクを受け、その許
可が得られた場合のみ続くＲサイクルにおいて
MSAR７０に格納される。そして、MSAR７０
よりMCU１１へ該要求アドレスが送出される。
MSAR７０の入力となるMCU要求源としては、
本発明方式においては、OP BAAR６７、IF
BAAR７１の各出力（オペランド、および命令
のブロツクフエツチ要求）、および７２の
STAR0〜３の出力および新たに６２のOP
BFAR0〜３の出力の最大４つが競合する。 OP BFAR0〜３、OP BAAR，IF
BAAR，STAR0〜３の順にプライオリテイを決
めるプライオリテイ判定回路20，21の制御部すな
わち、本発明のMSAR入力セレクタ制御部は第
４図に示される。この回路においてBFARx
VALID信号が有効のときBFARx６２内のアド
レスが選択され、BFARx VALID信号が無効
でOP BAAR VALID信号が有効のときOP
BAAR６７内のアドレスが選択され、前者２つ
のVALID信号が無効で、IF BAAR VALID
信号が有効のとき、IF BAAR７１内のアドレ
スが選択され、前者３つのVALID信号が無効で、
STAR VALID信号が有効のときSTAR７２内
のアドレスが選択される。選択されたアドレスは
MSAR７０にセツトされMCU１１に送られる。 MCUアクセス不許可時、つまりＢサイクルに
おける前記プライオリテイチエツクでMCUアク
セスの許可が得られなかつた場合には、本実施例
では、かかるブロツクフエツチ要求アドレスは６
２のOP BFAR0〜３の空いたポートに格納され
る。空いたポートが無い場合にはOP PORT0〜
２に格納され、従来例と同様の処理が行われる。 上記のプライオリテイチエツクにおいて許可の
得られなかつた場合の処理を、第５図本発明方式
のタイミングチヤートを用いて説明する。REQ
１において許可の得られなかつたMCU要求は、
先に説明したように６２のOP BFAR0〜３の空
いたポートに格納される。REQ１のＲサイクル
終了後本発明では１サイクル目に、かかる６２の
OP BFAR0〜３からの要求アドレスは回路２２
を介して第４図のセレクタ２１の入力として起動
される。第５図本発明方式のタイミンングチヤー
トでは２度目のMS REQでMCUアドレスの許
可が得られたものとして示されているが、実際に
はこのMS REQにおいても許可が得られない可
能性も十分ある。この場合には、上記の処理
（MSARへのプライオリテイチエツク）を繰り返
すすことになる。 MCU１１へ該ブロツクフエツチ要求アドレス
を送出する際には、プライオリテイ判定回路の一
部である第３図のBFAR出力セレクタ制御部に
示すように６２のBFAR0〜３に要求アドレスが
格納されそれと同時に各BFAR0〜3VALID信号
がセツトされる。６２のOP BFAR0〜３には、
MCUアクセスの許可を得たものも格納されるの
で、この区別のためにポートの有効フラグ
（BFAR0〜3VALID）の他に、MCUリクエスト
（MS REQ）送出の有無を示す要求フラグ
（BFAR0〜3REQ）が用意されている。MCUア
クセス許可リクエストは、上記フラグのうち有効
フラグのみがセツトされたものであり、ブロツク
フエツチ動作が終了するまで内容が保持される。
MCUアクセス不許可リクエストの場合には、ポ
ートに格納と同時に両フラグがセツトされ、
MCUアクセス許可を得た時点でリクエストフラ
グ（BFAR0〜3REQ）がリセツトされ、以後ブ
ロツクフエツチ動作が終了されるまで内容が保持
される。すなわち、第３図の回路は、BFAR0
REQが有効のとき、BFAR0が選択され、
BFAR0 REQが無効でBFAR1 REQが有効の
ときBFAR1が選択され、前記２つのREQが無効
でBFAR2 REQが有効のとき、BFAR2が選択
され、前記３つのREQが無効のとき、BFAR3が
選択されデコーダ２１を介してMSAR７０に入
る。 〔発明の効果〕 本発明によれば、主記憶読出しポートに空きが
ある限り、MCUリクエスト不許可のリクエスト
も格納することが出来、それによつて従来行われ
ていたパイプラインフローの再起動を行う必要が
無くなり、高速でかつ効率の良い処理が可能とな
る。

【図面の簡単な説明】

第１図は本発明のキヤツシユ・メモリ制御方式
によるブロツクツチフエツチに関するアドレス制
御系の構成図、第２図はキヤツシユ・メモリを有
する計算機システムの構成図、第３図と第４図は
それぞれ本発明方式によるBFAR出力セレクタ
制御部及びMSAR入力セレクタ制御部の構成図、
第５図は従来方式と本発明方式とにおけるタイム
チヤート、第６図は従来のキヤツシユ・メモリ制
御方式によるブロツクフエツチに関するアドレス
制御系の構成図、第７図、第８図は、それぞれ従
来方式のBFAR出力セレクタ、MSAR入力セレ
クタの各制御部を示したもの、第９図は、本発明
方式／従来方式に共通なDATA系の構成図であ
る。 １００……中央演算装置（CPU）、１１……主
記憶制御装置（MCU）、１２……主記憶装置
（MSU）、２０……制御信号源、２１……セレク
タ、２２……プライオリテイ判定回路、６０……
Ｔサイクルにおいてオペランド要求アドレスを格
納するOP TEARレジスタ、６１……OP
PORT0〜２、６２……BFAR0〜３、６３……
論理アドレスを絶対アドレスに変換するOP
TLB、６４……オペランド・キヤツシユ・デイ
レクトリ・メモリ、６５……MATCH回路、６
６……キヤツシユのビツトがミスを示す信号をセ
ツトするOP DMRレジスタ、６７……絶対アド
レスを格納するBAARレジスタ、６８……キヤ
ツシユ・ヒツトの要求アドレスを格納するOP
BEARレジスタ、６９……オペランド・キヤツ
シユ・データアレイ、７０……キヤツシユミスの
ときの絶対アドレスを格納するMSARレジスタ、
７１……IF BAARレジスタ、１００……命令
(I)ユニツト、１０１……実行(E)ユニツト、１０２
……Ｓ（Storage）ユニツト。

Claims (1)

1. 【特許請求の範囲】 １ 中央演算装置１０内の命令制御ユニツト１０
   ０が主記憶装置１２の内容の一部を保持するキヤ
   ツシユ・メモリにアドレスを与え前記キヤツシ
   ユ・メモリ内に前記アドレスがあればキヤツシ
   ユ・ヒツトの制御を行い前記アドレスがなければ
   主記憶制御装置１１をアクセスして前記主記憶装
   置１２に主記憶参照要求を行うキヤツシユ・メモ
   リ制御ユニツト１０２において、 命令またはオペランドの読出しまたは書き込み
   に関する前記主記憶制御装置に対する種々の要求
   を優先順位に従つて選択するプライオリテイ判定
   回路２０，２１と、 前記主記憶制御装置１１への要求に対して前記
   プライオリテイ判定回路２０，２１で許可が下り
   なかつた場合に該要求を保持し再度前記プライオ
   リテイ判定回路２０，２１に要求を与えるポート
   ６２を少なくとも１つ有する複数の主記憶読出し
   ポートを有することを特徴とするキヤツシユ・メ
   モリ制御方式。 ２ 前記主記憶制御装置１１への要求を選択する
   前記プライオリテイ判定回路のセレクタ２１への
   入力は、オペランドおよび命令のブロツクフエツ
   チの要求６７，７１、オペランドのストア要求７
   ２、および前記プライオリテイ判定回路２０，２
   １で許可が下りなかつた場合に該要求を保持し再
   度前記プライオリテイ判定回路２０，２１に要求
   を与えるポート６２からの要求とであることを特
   徴とする特許請求の範囲第１項記載のキヤツシ
   ユ・メモリ制御方式。