JPH0377546U - - Google Patents

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JPH0377546U
JPH0377546U JP13848089U JP13848089U JPH0377546U JP H0377546 U JPH0377546 U JP H0377546U JP 13848089 U JP13848089 U JP 13848089U JP 13848089 U JP13848089 U JP 13848089U JP H0377546 U JPH0377546 U JP H0377546U
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circuit
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buffer register
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  • Detection And Prevention Of Errors In Transmission (AREA)
  • Communication Control (AREA)

Description

【図面の簡単な説明】
第1図はこの考案の一実施例を示す回路図、第
2図は従来のデータ受信回路の一例を示す回路図
である。 図において、1……論理積回路、2……否定回
路、3……フリツプ・フロツプ、4……バツフア
・レジスタ、5……パリテイ・チエツカー、6…
…遅延回路、7……否定論理積回路である。なお
、図中同一符号は同一又は相当部分を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. 送信装置がデータ出力するデータ線をデータ入
    力部に接続し、データ線上のデータを読み込む複
    数のクロツク入力を有し、クロツク入力の1つを
    送信装置の出力するデータ送信信号とするバツフ
    ア・レジスタ、このバツフア・レジスタの出力を
    入力とするパリテイ・チエツカー、上記データ送
    信信号と内部状態信号を入力とする論理積回路、
    この論理積回路の出力をセツト入力および否定回
    路出力より得られるデータ送信信号の反転出力信
    号をリセツト入力とするフリツプ・フロツプ、こ
    のフリツプ・フロツプのセツト出力を送信装置へ
    データ受信信号として通知するデータ受信回路に
    おいて、パリテイ・チエツカーの出力信号が無意
    から有意へ変化するとき一定時間遅延した信号と
    その反転した信号を出力する遅延回路、この遅延
    回路の反転出力信号とパリテイ・チエツカーの出
    力信号を入力とする否定論理積回路とを設け、遅
    延回路の正出力信号をバツフア・レジスタの第2
    のクロツク入力に接続し、否定論理積回路出力を
    前記論理積回路の入力に追加したことを特徴とす
    るデータ受信回路。
JP13848089U 1989-11-29 1989-11-29 Pending JPH0377546U (ja)

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JPH0377546U true JPH0377546U (ja) 1991-08-05

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