JPH0420142U - - Google Patents

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JPH0420142U
JPH0420142U JP6191290U JP6191290U JPH0420142U JP H0420142 U JPH0420142 U JP H0420142U JP 6191290 U JP6191290 U JP 6191290U JP 6191290 U JP6191290 U JP 6191290U JP H0420142 U JPH0420142 U JP H0420142U
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JP
Japan
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signal
circuits
interrupt
outputs
processing unit
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JP6191290U
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Description

【図面の簡単な説明】
第1図はこの考案の一実施例による割込信号発
生回路を示す回路図、第2図a〜eおよび第3図
a〜gはいずれも本実施例の回路の動作例を説明
するためのタイミグチヤート、第4図は従来の割
込信号発生回路、第5図a〜c、第6図a〜e及
び第7図a〜eはいずれも従来の回路の問題点を
説明するためのタイミングチヤートである。 図において、11〜1Nは外部入力端子、21
〜2Nは記憶回路、51〜5Nは入力バツフア、
31〜3Nは比較回路、4はORゲート、91〜
9Nはリセツト機能付きの補助記憶回路、111
〜11NはNANDゲート、12はラツチ回路、
13はインバータゲートである。なお、各図中同
一符号は同一または相当部分を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. 複数の入力端子に印加される入力信号をそれぞ
    れ記憶する複数の記憶回路とこれら複数の記憶回
    路の出力と前記入力信号とをそれぞれ比較し出力
    する複数の比較回路を備え、これら複数の比較回
    路の出力の不一致をゲート回路にて検出し割込要
    求信号を中央処理装置に出力する割込信号発生回
    路において、前記複数の比較回路のそれぞれの出
    力の立上がりを検出して有意信号を前記ゲート回
    路に出力すると共に、前記中央処理装置からの前
    記入力信号を読み出す際のリード信号が有意であ
    るときにその記憶内容が消去される複数の補助記
    憶回路を設けたことを特徴とする割込信号発生回
    路。
JP6191290U 1990-06-11 1990-06-11 Pending JPH0420142U (ja)

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JP6191290U JPH0420142U (ja) 1990-06-11 1990-06-11

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JPH0420142U true JPH0420142U (ja) 1992-02-20

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