JPH0377671B2 - - Google Patents
Info
- Publication number
- JPH0377671B2 JPH0377671B2 JP57106458A JP10645882A JPH0377671B2 JP H0377671 B2 JPH0377671 B2 JP H0377671B2 JP 57106458 A JP57106458 A JP 57106458A JP 10645882 A JP10645882 A JP 10645882A JP H0377671 B2 JPH0377671 B2 JP H0377671B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- source
- drain
- fet
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
- H10D30/873—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET] having multiple gate electrodes
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は１対のドレイン−ソース間に二本のゲ
ートを有する高周波用デユアルゲート型電界効果
トランジスタ（以下、FETという）に関する。
ートを有する高周波用デユアルゲート型電界効果
トランジスタ（以下、FETという）に関する。
従来、高周波性能、とくに利得や雑音特性を悪
化させずに出力インピーダンスを低下できるデユ
アルゲート型FETは、その回路設計および製作
が困難で実用化されていなかつた。
化させずに出力インピーダンスを低下できるデユ
アルゲート型FETは、その回路設計および製作
が困難で実用化されていなかつた。
デユアルゲート型FETは、従来からAGC（自動
利得制御）端子としての第２ゲートを有している
点、およびカスコード形の構造によつて高い利得
が得られる点を特徴として市販され数多く用いら
れている。
利得制御）端子としての第２ゲートを有している
点、およびカスコード形の構造によつて高い利得
が得られる点を特徴として市販され数多く用いら
れている。
しかし、従来提案されているデユアルゲート型
FETは、第１図に回路図を示すようにドレイン
１とソース２との間に２本のゲート３，４を有
し、ゲートはどのような純抵抗も含んでおらず、
ゲートに設けられる回路要素としては交流的にソ
ースと短絡する目的か、あるいはゲートを保護す
る目的で第２図に示すようなダイオード５が接続
されるか、又は第２ゲート４をソース又はサブス
トレートに直流的に短絡する構造がとられてい
た。
FETは、第１図に回路図を示すようにドレイン
１とソース２との間に２本のゲート３，４を有
し、ゲートはどのような純抵抗も含んでおらず、
ゲートに設けられる回路要素としては交流的にソ
ースと短絡する目的か、あるいはゲートを保護す
る目的で第２図に示すようなダイオード５が接続
されるか、又は第２ゲート４をソース又はサブス
トレートに直流的に短絡する構造がとられてい
た。
第２ゲートを外部端子としてFETを使用する
場合には、寄生インダクタンスやその他の不安定
性を少なくするために、FETの第２ゲート端子
に対してチツプ側に近い所で交流的に接地点に短
絡することが必要である。
場合には、寄生インダクタンスやその他の不安定
性を少なくするために、FETの第２ゲート端子
に対してチツプ側に近い所で交流的に接地点に短
絡することが必要である。
しかしながら、このような回路では、シングル
ゲート形FETに比べ、チヤネルが高抵抗である
から、デユアルゲート型FETの特徴のひとつで
ある出力インピーダンスが高くなり、出力側を等
価集中定数回路で描くと、設計的にもまた実測し
てもわずかな寄生抵抗やインダクタンスを除き、
ほとんどドレイン１と第２ゲート４間のキヤパシ
タンスのみで表わされ、回路設計の際用いられる
スミス図上では、S22（ドレイン−ソース間反射比
数）は、ほぼ外周（S22１）に位置していた。
このことは、利得や雑音を悪化させずに、外部回
路でインピ−ダンス整合することが極めて難しい
ことを意味する。例えば、出力整合回路に純抵抗
を使用した場合、それはそのまま損失となるし、
またそのような整合回路の製作自体も極めて困難
であり、加えて使用電流が大きいときは特に不利
となる。
ゲート形FETに比べ、チヤネルが高抵抗である
から、デユアルゲート型FETの特徴のひとつで
ある出力インピーダンスが高くなり、出力側を等
価集中定数回路で描くと、設計的にもまた実測し
てもわずかな寄生抵抗やインダクタンスを除き、
ほとんどドレイン１と第２ゲート４間のキヤパシ
タンスのみで表わされ、回路設計の際用いられる
スミス図上では、S22（ドレイン−ソース間反射比
数）は、ほぼ外周（S22１）に位置していた。
このことは、利得や雑音を悪化させずに、外部回
路でインピ−ダンス整合することが極めて難しい
ことを意味する。例えば、出力整合回路に純抵抗
を使用した場合、それはそのまま損失となるし、
またそのような整合回路の製作自体も極めて困難
であり、加えて使用電流が大きいときは特に不利
となる。
本発明の目的は利得や雑音特性を犠牲にするこ
となく出力インピーダンスを低下したデユアルゲ
ート型FETを提供することにある。
となく出力インピーダンスを低下したデユアルゲ
ート型FETを提供することにある。
本発明の特徴は、半導体チツプのFET動作領
域にドレインおよびソースならびに該ドレインと
該ソース間の２本のゲートを有し、該FET動作
領域より外側の該半導体チツプの部分に複数の端
子を設けたデユアルゲート型電界効果トランジス
タにおいて、前記２本のゲートのうち前記ドレイ
ンに近いゲート（第２ゲート）は前記FET動作
領域より外側の半導体チツプの個所において5Ω
〜100Ωの抵抗素子に接続され該抵抗素子を介し
て前記複数の端子のうちの１つの端子に接続され
ているデユアルゲート型電界効果トランジスタに
ある。
域にドレインおよびソースならびに該ドレインと
該ソース間の２本のゲートを有し、該FET動作
領域より外側の該半導体チツプの部分に複数の端
子を設けたデユアルゲート型電界効果トランジス
タにおいて、前記２本のゲートのうち前記ドレイ
ンに近いゲート（第２ゲート）は前記FET動作
領域より外側の半導体チツプの個所において5Ω
〜100Ωの抵抗素子に接続され該抵抗素子を介し
て前記複数の端子のうちの１つの端子に接続され
ているデユアルゲート型電界効果トランジスタに
ある。
この様に第２ゲートにインピーダンス素子を接
続することによつて出力インピーダンスを低下す
ることができ、利得や雑音特性の劣化あるいは出
力整合回路に抵抗を設けた時に生じる損失もなく
なる。更に、第２ゲートを外部制御端子、例えば
AGC端子として用いても容量素子がゲート保護
の役目をするのでゲート耐圧の高いFETが得ら
れる。
続することによつて出力インピーダンスを低下す
ることができ、利得や雑音特性の劣化あるいは出
力整合回路に抵抗を設けた時に生じる損失もなく
なる。更に、第２ゲートを外部制御端子、例えば
AGC端子として用いても容量素子がゲート保護
の役目をするのでゲート耐圧の高いFETが得ら
れる。
以下に図面を用いて本発明の実施例を説明す
る。
る。
第３図は本発明をMOS型FETに適用した時の
チツプ平面図である。ドレイン，ソースおよびゲ
ート領域が形成されたチツプ１０上に、ソース電
極１１，ドレイン電極１２，第１および第２ゲー
ト電極１３，１４が設けられ、とくに第２ゲート
電極１４には第２ゲート領域と直列にFET動作
領域１５外で５〜100Ωの直列抵抗素子１６が設
けられている。この直列抵抗素子１６は低抵抗の
ものがよいので、イオン注入や拡散を用いた半導
体層抵抗、もしくはポリシリコンや膜抵抗を採用
する方が望ましい。勿論蒸着被膜抵抗でもよい。
いづれにしても、出力インピーダンスの低下を目
的とするものであるから、チツプに集積化する必
要がある。
チツプ平面図である。ドレイン，ソースおよびゲ
ート領域が形成されたチツプ１０上に、ソース電
極１１，ドレイン電極１２，第１および第２ゲー
ト電極１３，１４が設けられ、とくに第２ゲート
電極１４には第２ゲート領域と直列にFET動作
領域１５外で５〜100Ωの直列抵抗素子１６が設
けられている。この直列抵抗素子１６は低抵抗の
ものがよいので、イオン注入や拡散を用いた半導
体層抵抗、もしくはポリシリコンや膜抵抗を採用
する方が望ましい。勿論蒸着被膜抵抗でもよい。
いづれにしても、出力インピーダンスの低下を目
的とするものであるから、チツプに集積化する必
要がある。
尚、MOS型に限らず、PN接合型，シヨツトキ
ー型FETにも同様に適用できることは明白であ
る。ただし、本実施例の等価回路は第４図に示す
ように現わせるので、その回路定数を使用目的
（例えば周波数帯域）に応じて最適に設定するこ
とが望まれるため、上記に例示した抵抗値は変更
することもできる。しかし現在のFETでは例示
した５〜100Ω程度が適当である。
ー型FETにも同様に適用できることは明白であ
る。ただし、本実施例の等価回路は第４図に示す
ように現わせるので、その回路定数を使用目的
（例えば周波数帯域）に応じて最適に設定するこ
とが望まれるため、上記に例示した抵抗値は変更
することもできる。しかし現在のFETでは例示
した５〜100Ω程度が適当である。
更に、直列抵抗素子にSiO2膜等の誘電体物質
で形られるコンデンサを接続して、これをソース
もしくは基板に交流的に短絡させてもよい。即
ち、デユアルゲート型シヨツトキ接合又はPN接
合もしくはMOSFETにおいて、ドレインとソー
スとの間の２本のゲートのうち、ドレイン側に設
けられたゲートのFET動作領域外に直列に５オ
ームないし100オームの純抵抗を設け、この抵抗
にソース又はサブストレートに交流的に短絡する
コンデンサを接続する構造としてもよく、その場
合第２ゲートにすぐにサブストレート又はソース
に対して小さな値のコンデンサ（ダイオード）を
接続し、この位置から純抵抗を入れることも考え
られる。
で形られるコンデンサを接続して、これをソース
もしくは基板に交流的に短絡させてもよい。即
ち、デユアルゲート型シヨツトキ接合又はPN接
合もしくはMOSFETにおいて、ドレインとソー
スとの間の２本のゲートのうち、ドレイン側に設
けられたゲートのFET動作領域外に直列に５オ
ームないし100オームの純抵抗を設け、この抵抗
にソース又はサブストレートに交流的に短絡する
コンデンサを接続する構造としてもよく、その場
合第２ゲートにすぐにサブストレート又はソース
に対して小さな値のコンデンサ（ダイオード）を
接続し、この位置から純抵抗を入れることも考え
られる。
更に第５図に本発明の他の実施例を示す。これ
はドレインとソースとの間に２本のゲートを有
し、そのドレイン側に設けられた第２ゲートを、
ソース又はソースと共通電位であるサブストレー
トに直流的に接続し、第２ゲートの電界効果トラ
ンジスタ動作領域外で、ソースはサブストレート
との接続値との間に５オームないし100オームの
純抵抗層を設けた構造である。即ち、図示したよ
うにチツプ上に設けられたドレイン電極１２とソ
ース電極１１との間の２本のゲートのうち、ドレ
イン側に設けられた第２ゲート電極１４が、動作
層外に設けられた抵抗素子（５〜100Ω）16′を介
して、一端がソース電極と直流的に接続されてい
る電極１７に接続される。これは基板とソースと
が共通電位となる接合型FETにおいて有効であ
る。
はドレインとソースとの間に２本のゲートを有
し、そのドレイン側に設けられた第２ゲートを、
ソース又はソースと共通電位であるサブストレー
トに直流的に接続し、第２ゲートの電界効果トラ
ンジスタ動作領域外で、ソースはサブストレート
との接続値との間に５オームないし100オームの
純抵抗層を設けた構造である。即ち、図示したよ
うにチツプ上に設けられたドレイン電極１２とソ
ース電極１１との間の２本のゲートのうち、ドレ
イン側に設けられた第２ゲート電極１４が、動作
層外に設けられた抵抗素子（５〜100Ω）16′を介
して、一端がソース電極と直流的に接続されてい
る電極１７に接続される。これは基板とソースと
が共通電位となる接合型FETにおいて有効であ
る。
以上のように本発明は第２ゲートにインピーダ
ンス素子を設けることによつて出力インピーダン
スを低下でき、雑音や利得を劣化させることもな
い。さらに本発明によるFETもしくはこれを使
用した電子回路は高周波の並列の複数のスイツチ
（OR回路型）において極めて有効である。これ
は、従来のデユアルゲート形FETがOFF時に、
出力インピーダンスが極めて高い状態となつてい
たため回路系全体のインピーダンスがずれ、安定
性がくずれていたが、本発明による出力インピー
ダンスの低下は、これを充分に補償できるからで
ある。しかも、MOS型、接合型、シヨツトキー
バリア型FETのいづれにも適用できることが汎
用性の面で大きな利点でもある。
ンス素子を設けることによつて出力インピーダン
スを低下でき、雑音や利得を劣化させることもな
い。さらに本発明によるFETもしくはこれを使
用した電子回路は高周波の並列の複数のスイツチ
（OR回路型）において極めて有効である。これ
は、従来のデユアルゲート形FETがOFF時に、
出力インピーダンスが極めて高い状態となつてい
たため回路系全体のインピーダンスがずれ、安定
性がくずれていたが、本発明による出力インピー
ダンスの低下は、これを充分に補償できるからで
ある。しかも、MOS型、接合型、シヨツトキー
バリア型FETのいづれにも適用できることが汎
用性の面で大きな利点でもある。
第１図，第２図は従来のデユアルゲート型
FETの回路図、第３図は本発明の一実施例によ
るデユアルゲート型FETのチツプ平面図、第４
図はその等価回路図、第５図は本発明の他の実施
例のチツプ平面図である。 １……ドレイン端子、２……ソース端子、３…
…第１ゲート端子、４……第２ゲート端子、５…
…ダイオード、１０……チツプ、１１……ソース
電極、１２……ドレイン電極、１３……第１ゲー
ト電極、１４……第２ゲート電極、１６，１６′
……抵抗素子、１７……電極。
FETの回路図、第３図は本発明の一実施例によ
るデユアルゲート型FETのチツプ平面図、第４
図はその等価回路図、第５図は本発明の他の実施
例のチツプ平面図である。 １……ドレイン端子、２……ソース端子、３…
…第１ゲート端子、４……第２ゲート端子、５…
…ダイオード、１０……チツプ、１１……ソース
電極、１２……ドレイン電極、１３……第１ゲー
ト電極、１４……第２ゲート電極、１６，１６′
……抵抗素子、１７……電極。
Claims (1)
- １ 半導体チツプのFET動作領域にドレインお
よびソースならびに該ドレインと該ソース間に該
ソースに近い第１のゲートと該ドレインに近い第
２のゲートの２本のゲートを有し、該FET動作
領域より外側の該半導体チツプの部分に該ソース
が接続されるソース電極、該ドレインが接続され
るドレイン電極、該第１のゲートが接続される第
１のゲート電極および該第２のゲートが接続され
る第２のゲート電極をそれぞれ設けたデユアルゲ
ート型電界効果トランジスタにおいて、前記
FET動作領域より外側の前記半導体チツプの箇
所に5Ω〜100Ωの所定の低抵抗値を有する出力イ
ンピーダンス低減用の抵抗素子が設けられ、該抵
抗素子の両端が前記第２のゲートおよび前記第２
のゲート電極にそれぞれ接続されこれにより該第
２のゲートは該抵抗素子を介して該第２のゲート
電極に接続されていることを特徴とするデユアル
ゲート型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57106458A JPS58223373A (ja) | 1982-06-21 | 1982-06-21 | デユアルゲ−ト型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57106458A JPS58223373A (ja) | 1982-06-21 | 1982-06-21 | デユアルゲ−ト型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58223373A JPS58223373A (ja) | 1983-12-24 |
| JPH0377671B2 true JPH0377671B2 (ja) | 1991-12-11 |
Family
ID=14434140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57106458A Granted JPS58223373A (ja) | 1982-06-21 | 1982-06-21 | デユアルゲ−ト型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58223373A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61110465A (ja) * | 1984-11-05 | 1986-05-28 | Matsushita Electric Ind Co Ltd | 高周波増幅回路 |
| US5598009A (en) * | 1994-11-15 | 1997-01-28 | Advanced Micro Devices, Inc. | Hot carrier injection test structure and testing technique for statistical evaluation |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2157740B1 (ja) * | 1971-10-29 | 1976-10-29 | Thomson Csf | |
| JPS5363987A (en) * | 1976-11-19 | 1978-06-07 | Matsushita Electronics Corp | Junction type field effect transistor |
-
1982
- 1982-06-21 JP JP57106458A patent/JPS58223373A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58223373A (ja) | 1983-12-24 |
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