JPH06267996A - 半導体アナログ集積回路 - Google Patents
半導体アナログ集積回路Info
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- JPH06267996A JPH06267996A JP5049291A JP4929193A JPH06267996A JP H06267996 A JPH06267996 A JP H06267996A JP 5049291 A JP5049291 A JP 5049291A JP 4929193 A JP4929193 A JP 4929193A JP H06267996 A JPH06267996 A JP H06267996A
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- electrode
- circuit
- integrated circuit
- analog integrated
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- Junction Field-Effect Transistors (AREA)
- Waveguide Connection Structure (AREA)
- Waveguides (AREA)
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 インダクタンスを有するトランジスタを形成
することにより、インダクタの占有面積を小さくし、こ
れによってチップ面積が小さい半導体アナログ集積回路
を提供する。 【構成】 トランジスタ１１０をスパイラル状に形成す
るとともに、ソース電極１１５、ドレイン電極１１６ま
たはゲート電極１１７のうち、インダクタを形成しない
電極１１５，１１７の両端をコンタクトホール１１９〜
１２２および第１層配線１２３，１２４からなる配線で
接続する。
することにより、インダクタの占有面積を小さくし、こ
れによってチップ面積が小さい半導体アナログ集積回路
を提供する。 【構成】 トランジスタ１１０をスパイラル状に形成す
るとともに、ソース電極１１５、ドレイン電極１１６ま
たはゲート電極１１７のうち、インダクタを形成しない
電極１１５，１１７の両端をコンタクトホール１１９〜
１２２および第１層配線１２３，１２４からなる配線で
接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体アナログ集積回
路に関するものである。
路に関するものである。
【０００２】
【従来の技術】従来の半導体アナログ集積回路につい
て、電界効果型トランジスタ（以下、「ＦＥＴ」と記
す）を用いた高周波回路を例にとって説明する。
て、電界効果型トランジスタ（以下、「ＦＥＴ」と記
す）を用いた高周波回路を例にとって説明する。
【０００３】高周波回路では、充分な電力を負荷に供給
するために、この負荷のインピーダンスと伝送線路の特
性インピーダンスとの整合をとる必要がある。このた
め、負荷の入力と出力には、測定周波数に対して純抵抗
（例えば５０Ω）を示すような整合回路を接続する必要
がある。
するために、この負荷のインピーダンスと伝送線路の特
性インピーダンスとの整合をとる必要がある。このた
め、負荷の入力と出力には、測定周波数に対して純抵抗
（例えば５０Ω）を示すような整合回路を接続する必要
がある。
【０００４】整合回路は、インダクタ、キャパシタまた
は抵抗等によって構成されており、これらの各素子の組
み合わせや素子値はインピーダンスが純抵抗と一致する
ように定められる。
は抵抗等によって構成されており、これらの各素子の組
み合わせや素子値はインピーダンスが純抵抗と一致する
ように定められる。
【０００５】図７に、入力整合回路および出力整合回路
を設けたアンプの回路構成例を示す。同図において、半
絶縁性ＧａＡｓ基板上に形成されたＭＥＳＦＥＴ（Meta
l Semiconductor Field Effect Transister ）７１０の
入力側（ゲート電極）には入力整合回路７２０が、出力
側（ドレイン電極）には出力整合回路７３０が接続され
ている。
を設けたアンプの回路構成例を示す。同図において、半
絶縁性ＧａＡｓ基板上に形成されたＭＥＳＦＥＴ（Meta
l Semiconductor Field Effect Transister ）７１０の
入力側（ゲート電極）には入力整合回路７２０が、出力
側（ドレイン電極）には出力整合回路７３０が接続され
ている。
【０００６】ここで、入力整合回路７２０は、ＭＥＳＦ
ＥＴ７１１のゲート電極に接続されたインダクタ７２１
と、このインダクタ７２１の両端に並列に接続されたキ
ャパシタ７２２，７２３とによって構成されている。
ＥＴ７１１のゲート電極に接続されたインダクタ７２１
と、このインダクタ７２１の両端に並列に接続されたキ
ャパシタ７２２，７２３とによって構成されている。
【０００７】また、出力整合回路７３０は、ＭＥＳＦＥ
Ｔ７１１のゲート電極に直列に接続されたインダクタ７
３１，７３２と、これらのインダクタ７３１，７３２の
間に接続されたキャパシタ７３４によって構成されてい
る。
Ｔ７１１のゲート電極に直列に接続されたインダクタ７
３１，７３２と、これらのインダクタ７３１，７３２の
間に接続されたキャパシタ７３４によって構成されてい
る。
【０００８】一般的に、インダクタンスＬとキャパシタ
ンスＣとを用いて整合回路を構成する場合には、インダ
クタンスＬは互いに直列に、キャパシタンスＣは互いに
並列に、それぞれ接続される。図８に、このような整合
回路の一般的な構成を示す。同図に示したように、ロー
インピーダンス（内部抵抗８１１で表されている）の交
流電源８１０とハイインピーダンスの負荷８２０との整
合をとるには、両インピーダンスの差に応じてインダク
タンス８３１（直列接続）とキャパシタンス８３２（並
列接続）とを組み合わせて、整合回路８３０を構成す
る。
ンスＣとを用いて整合回路を構成する場合には、インダ
クタンスＬは互いに直列に、キャパシタンスＣは互いに
並列に、それぞれ接続される。図８に、このような整合
回路の一般的な構成を示す。同図に示したように、ロー
インピーダンス（内部抵抗８１１で表されている）の交
流電源８１０とハイインピーダンスの負荷８２０との整
合をとるには、両インピーダンスの差に応じてインダク
タンス８３１（直列接続）とキャパシタンス８３２（並
列接続）とを組み合わせて、整合回路８３０を構成す
る。
【０００９】このような整合回路を半導体基板上に形成
する場合、従来は、図９に示すように、マイクロストリ
ップ線路９１０等の線路を円形または角形のスパイラル
状に形成して、インダクタとして用いていた（以下、こ
のインダクタを「スパイラルコイル」と記す）。
する場合、従来は、図９に示すように、マイクロストリ
ップ線路９１０等の線路を円形または角形のスパイラル
状に形成して、インダクタとして用いていた（以下、こ
のインダクタを「スパイラルコイル」と記す）。
【００１０】ここで、同図に示したように、このインダ
クタの内径をｄi ［ｍｍ］、外径をｄo ［ｍｍ］とし、
巻数をｎとすると、このようなスパイラルコイルのイン
ダクタンスは、円形であるか角形であるかを問わず、次
式（１）〜（３）で与えられる。
クタの内径をｄi ［ｍｍ］、外径をｄo ［ｍｍ］とし、
巻数をｎとすると、このようなスパイラルコイルのイン
ダクタンスは、円形であるか角形であるかを問わず、次
式（１）〜（３）で与えられる。
【００１１】 Ｌ ＝ （39.4・ａ2 ・ｎ2 ）／（ 8・ａ＋11・ｃ） …(1) ａ ＝ （ｄo ＋ｄi ）／４ …(2) ｃ ＝ （ｄo −ｄi ）／２ …(3) 例えば、ｄi ＝０．２２［ｍｍ］、外径をｄo ＝０．５
［ｍｍ］、ｎ＝４とすると、上式（１）〜（３）より、
Ｌ＝６．９［ｎＨ］である。
［ｍｍ］、ｎ＝４とすると、上式（１）〜（３）より、
Ｌ＝６．９［ｎＨ］である。
【００１２】
【発明が解決しようとする課題】このような従来の半導
体アナログ集積回路において、上述の整合回路等のイン
ダクタを備えた回路を形成する場合、このインダクタと
して使用されるスパイラルコイルの占有面積が非常に大
きくなってしまうという欠点を有していた。
体アナログ集積回路において、上述の整合回路等のイン
ダクタを備えた回路を形成する場合、このインダクタと
して使用されるスパイラルコイルの占有面積が非常に大
きくなってしまうという欠点を有していた。
【００１３】このため、従来の半導体アナログ集積回路
には、インダクタの占有面積が大きいためにチップ面積
が増大してしまうという課題があった。
には、インダクタの占有面積が大きいためにチップ面積
が増大してしまうという課題があった。
【００１４】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、チップ面積が小さい半導体ア
ナログ集積回路を提供することを目的とする。
みてなされたものであり、チップ面積が小さい半導体ア
ナログ集積回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明に係わる半導体ア
ナログ集積回路は、トランジスタとこのトランジスタの
第１電極、第２電極または制御電極の少なくとも１個に
接続されたインダクタとを備えた電子回路と等価のトラ
ンジスタ回路を有する半導体アナログ集積回路であっ
て、このトランジスタ回路が、スパイラル状に形成され
たトランジスタと、第１電極、第２電極または制御電極
のうち、前記電子回路の前記インダクタを接続しない電
極に該当する電極の両端を接続する配線と、を有するこ
とを特徴とする。
ナログ集積回路は、トランジスタとこのトランジスタの
第１電極、第２電極または制御電極の少なくとも１個に
接続されたインダクタとを備えた電子回路と等価のトラ
ンジスタ回路を有する半導体アナログ集積回路であっ
て、このトランジスタ回路が、スパイラル状に形成され
たトランジスタと、第１電極、第２電極または制御電極
のうち、前記電子回路の前記インダクタを接続しない電
極に該当する電極の両端を接続する配線と、を有するこ
とを特徴とする。
【００１６】
【作用】スパイラル状に形成されたトランジスタと所定
の電極の両端を接続する配線とを有する半導体アナログ
集積回路を形成することにより、この所定の電極（すな
わち両端が配線で接続されていない電極）にインダクタ
ンスを形成することが可能となる。
の電極の両端を接続する配線とを有する半導体アナログ
集積回路を形成することにより、この所定の電極（すな
わち両端が配線で接続されていない電極）にインダクタ
ンスを形成することが可能となる。
【００１７】これにより、トランジスタおよびこのトラ
ンジスタの第１電極、第２電極または制御電極の少なく
とも１個に接続されたインダクタを備えた回路と等価の
半導体アナログ集積回路をトランジスタのみで形成する
ことができるので、チップ面積が小さい半導体アナログ
集積回路を提供することができる。
ンジスタの第１電極、第２電極または制御電極の少なく
とも１個に接続されたインダクタを備えた回路と等価の
半導体アナログ集積回路をトランジスタのみで形成する
ことができるので、チップ面積が小さい半導体アナログ
集積回路を提供することができる。
【００１８】
【実施例】以下、本発明の一実施例について、本発明を
ＭＥＳＦＥＴを用いた高周波回路に適用する場合を例に
とって説明する。
ＭＥＳＦＥＴを用いた高周波回路に適用する場合を例に
とって説明する。
【００１９】（実施例１）実施例１として、図２に示し
た回路と等価の半導体アナログ集積回路を本発明を適用
して形成した場合について説明する。すなわち、同図か
らわかるように、本実施例では、ＭＥＳＦＥＴ１１０の
ドレインＤとドレイン電極１１６との間にインダクタン
ス２０１を形成する。
た回路と等価の半導体アナログ集積回路を本発明を適用
して形成した場合について説明する。すなわち、同図か
らわかるように、本実施例では、ＭＥＳＦＥＴ１１０の
ドレインＤとドレイン電極１１６との間にインダクタン
ス２０１を形成する。
【００２０】図１（ａ）は本実施例に係わる半導体アナ
ログ集積回路のパターン構成を示す正面図であり、図１
（ｂ）はこの半導体アナログ集積回路のＡ−Ａ′断面図
である。
ログ集積回路のパターン構成を示す正面図であり、図１
（ｂ）はこの半導体アナログ集積回路のＡ−Ａ′断面図
である。
【００２１】同図（ａ），（ｂ）に示したように、この
半導体アナログ集積回路は、角型スパイラル状に形成さ
れた、幅が１０μｍで、全長が６００μｍのセルフアラ
イン型のＭＥＳＦＥＴ１１０を備えている。
半導体アナログ集積回路は、角型スパイラル状に形成さ
れた、幅が１０μｍで、全長が６００μｍのセルフアラ
イン型のＭＥＳＦＥＴ１１０を備えている。
【００２２】このＭＥＳＦＥＴ１１０において、チャネ
ル領域としてのｎ型活性層１１２は、半絶縁性ＧａＡｓ
基板１１１にイオン注入を行うことによって形成され
る。
ル領域としてのｎ型活性層１１２は、半絶縁性ＧａＡｓ
基板１１１にイオン注入を行うことによって形成され
る。
【００２３】また、ゲート電極１１７は、例えば、アル
ミニウム等の金属の蒸着によって形成される。
ミニウム等の金属の蒸着によって形成される。
【００２４】高濃度ｎ＋活性層１１３，１１４は、ゲー
ト電極１１７をマスクとしたイオン注入によって形成さ
れる。
ト電極１１７をマスクとしたイオン注入によって形成さ
れる。
【００２５】ソース電極１１５およびドレイン電極１１
６は、それぞれ、例えば、アルミニウム等の金属の蒸着
によって形成されるオーミック電極よりなる。
６は、それぞれ、例えば、アルミニウム等の金属の蒸着
によって形成されるオーミック電極よりなる。
【００２６】基板１１１の全面は絶縁膜１１８で覆われ
ている。この絶縁膜は、ソース電極１１５およびドレイ
ン電極１１６の両端上に、コンタクトホール１１８〜１
２１を有している。
ている。この絶縁膜は、ソース電極１１５およびドレイ
ン電極１１６の両端上に、コンタクトホール１１８〜１
２１を有している。
【００２７】ゲート電極１１７の両端は、コンタクトホ
ール１１９，１２０および第１層配線１２３によって相
互に接続されている。
ール１１９，１２０および第１層配線１２３によって相
互に接続されている。
【００２８】同様に、ソース電極１１５の両端も、コン
タクトホール１２１，１２２および第１層配線１２４に
よって相互に接続されている。
タクトホール１２１，１２２および第１層配線１２４に
よって相互に接続されている。
【００２９】このような構成によれば、図２と等価の回
路をＭＥＳＦＥＴ１１０のみで得ることができる。
路をＭＥＳＦＥＴ１１０のみで得ることができる。
【００３０】このＭＥＳＦＥＴ１１０に形成されたイン
ダクタンス２０１を測定したところ、約０．４［ｎＨ］
であった。
ダクタンス２０１を測定したところ、約０．４［ｎＨ］
であった。
【００３１】図３は、図１に示したＭＥＳＦＥＴ１１０
に入力整合回路および出力整合回路を接続して作製した
アンプの回路構成を示す図である。
に入力整合回路および出力整合回路を接続して作製した
アンプの回路構成を示す図である。
【００３２】同図に示したように、このアンプ３０１の
入力整合回路３１０は、一端がＭＥＳＦＥＴ１１０のゲ
ート端子１１７に接続され且つ他端がアンプの入力端子
３０２に接続されたインダクタ３１１（１．５［ｎ
Ｈ］）と、一端がＭＥＳＦＥＴ１１０のゲート端子１１
７に接続され且つ他端が接地されたキャパシタ３１２
（３．０［ｐＦ］）とによって構成されている。
入力整合回路３１０は、一端がＭＥＳＦＥＴ１１０のゲ
ート端子１１７に接続され且つ他端がアンプの入力端子
３０２に接続されたインダクタ３１１（１．５［ｎ
Ｈ］）と、一端がＭＥＳＦＥＴ１１０のゲート端子１１
７に接続され且つ他端が接地されたキャパシタ３１２
（３．０［ｐＦ］）とによって構成されている。
【００３３】一方、出力整合回路３２０は、ＭＥＳＦＥ
Ｔ１１０のドレイン端子１１６とアンプの出力端子３０
３との間に直列に接続されたインダクタ３２１（１．０
［ｎＨ］）およびインダクタ３２２（０．５［ｎＨ］）
と、これらのインダクタ３２１，３２２の接続点３２３
に一端が接続され且つ他端が接地されたキャパシタ３２
３（２．０［ｐＦ］）とによって構成されている。
Ｔ１１０のドレイン端子１１６とアンプの出力端子３０
３との間に直列に接続されたインダクタ３２１（１．０
［ｎＨ］）およびインダクタ３２２（０．５［ｎＨ］）
と、これらのインダクタ３２１，３２２の接続点３２３
に一端が接続され且つ他端が接地されたキャパシタ３２
３（２．０［ｐＦ］）とによって構成されている。
【００３４】また、ＭＥＳＦＥＴ１１０のソース端子１
１５は接地されている。
１５は接地されている。
【００３５】本実施例では、上述したようにＭＥＳＦＥ
Ｔ１１０のドレインＤとドレイン端子１１６との間に
０．４［ｎＨ］のインダクタンスが存在するので、ドレ
インＤと接続点３２３との間のインダクタンスは、０．
４［ｎＨ］＋１．０［ｎＨ］＝１．４［ｎＨ］となる。
Ｔ１１０のドレインＤとドレイン端子１１６との間に
０．４［ｎＨ］のインダクタンスが存在するので、ドレ
インＤと接続点３２３との間のインダクタンスは、０．
４［ｎＨ］＋１．０［ｎＨ］＝１．４［ｎＨ］となる。
【００３６】図４（ａ）は、従来の技術を用いて図３と
等価の回路を作製した場合を示す回路図である。同図に
おいて、図３と同じ符号を付した構成部分は、それぞ
れ、図３と同じものを示している。
等価の回路を作製した場合を示す回路図である。同図に
おいて、図３と同じ符号を付した構成部分は、それぞ
れ、図３と同じものを示している。
【００３７】また、図４（ｂ）は、図４（ａ）で使用し
たＭＥＳＦＥＴ４１０のパターン構成を示す正面図であ
り、ゲート電極４１３の両側にソース電極４１１および
ドレイン電極４１２が設けられている。
たＭＥＳＦＥＴ４１０のパターン構成を示す正面図であ
り、ゲート電極４１３の両側にソース電極４１１および
ドレイン電極４１２が設けられている。
【００３８】このＭＥＳＦＥＴ４１０も本実施例に係わ
るＭＥＳＦＥＴ１１０と同様、幅が１０μｍ、全長が６
００μｍであるが、スパイラル状には形成されておら
ず、通常の矩形のＦＥＴである。
るＭＥＳＦＥＴ１１０と同様、幅が１０μｍ、全長が６
００μｍであるが、スパイラル状には形成されておら
ず、通常の矩形のＦＥＴである。
【００３９】このようなＭＥＳＦＥＴ４１０を用いてア
ンプを作製する場合には、図４（ａ）に示したように、
図３のインダクタ３２１に代えて、インダクタンスが
１．４［ｎＨ］のインダクタ４２０を使用する必要があ
る。
ンプを作製する場合には、図４（ａ）に示したように、
図３のインダクタ３２１に代えて、インダクタンスが
１．４［ｎＨ］のインダクタ４２０を使用する必要があ
る。
【００４０】すなわち、アンプに使用するトランジスタ
として本実施例のＭＥＳＦＥＴ１１０を使用することに
より、通常のスパイラルコイルで形成されたインダクタ
ンスとしてインダクタの小さいものを使用することがで
きるので、その分インダクタの占有面積を小さくするこ
とができる。
として本実施例のＭＥＳＦＥＴ１１０を使用することに
より、通常のスパイラルコイルで形成されたインダクタ
ンスとしてインダクタの小さいものを使用することがで
きるので、その分インダクタの占有面積を小さくするこ
とができる。
【００４１】実際にパターン設計を行ってみたところ、
図４（ａ）に示したアンプのチップ面積は２．５［ｍ
ｍ］×３．０［ｍｍ］であったのに対して、図３に示し
たアンプのチップ面積は２．０［ｍｍ］×３．０［ｍ
ｍ］であった。
図４（ａ）に示したアンプのチップ面積は２．５［ｍ
ｍ］×３．０［ｍｍ］であったのに対して、図３に示し
たアンプのチップ面積は２．０［ｍｍ］×３．０［ｍ
ｍ］であった。
【００４２】すなわち、本実施例の半導体アナログ集積
回路によれば、チップ面積を２０％縮小することができ
た。
回路によれば、チップ面積を２０％縮小することができ
た。
【００４３】（実施例２）次に、本発明の第２の実施例
として、図６に示したような回路と等価の半導体アナロ
グ集積回路を本発明を適用して形成した場合について説
明する。すなわち、同図からわかるように、本実施例で
は、ＭＥＳＦＥＴ５１０のソースＳとソース電極５２０
との間にはインダクタンス６０１が、ドレインＤとドレ
イン電極５３０との間にはインダクタンス６０２が、ゲ
ートＧとゲート電極５４０との間にはインダクタンス６
０３が形成される。
として、図６に示したような回路と等価の半導体アナロ
グ集積回路を本発明を適用して形成した場合について説
明する。すなわち、同図からわかるように、本実施例で
は、ＭＥＳＦＥＴ５１０のソースＳとソース電極５２０
との間にはインダクタンス６０１が、ドレインＤとドレ
イン電極５３０との間にはインダクタンス６０２が、ゲ
ートＧとゲート電極５４０との間にはインダクタンス６
０３が形成される。
【００４４】図５は、本実施例の半導体アナログ集積回
路に係わるＭＥＳＦＥＴ５１０のソース電極５２０、ド
レイン電極５３０、ゲート電極５４０のパターン構成を
示す正面図である。なお、このＭＥＳＦＥＴ５１０のＡ
−Ａ′断面の構成は、上述の実施例１の場合（図１
（ｂ）参照）と同様である。
路に係わるＭＥＳＦＥＴ５１０のソース電極５２０、ド
レイン電極５３０、ゲート電極５４０のパターン構成を
示す正面図である。なお、このＭＥＳＦＥＴ５１０のＡ
−Ａ′断面の構成は、上述の実施例１の場合（図１
（ｂ）参照）と同様である。
【００４５】同図に示したように、この半導体アナログ
集積回路も、上述の実施例１の場合と同様、角型スパイ
ラル状に形成された、幅が１０μｍで、全長が６００μ
ｍのセルフアライン型のＭＥＳＦＥＴ１１０によって構
成されている。
集積回路も、上述の実施例１の場合と同様、角型スパイ
ラル状に形成された、幅が１０μｍで、全長が６００μ
ｍのセルフアライン型のＭＥＳＦＥＴ１１０によって構
成されている。
【００４６】ここで、本実施例では、各電極５２０，５
３０，５４０にはそれぞれインダクタンス６０１，６０
２，６０３を形成するので、これらの各電極５２０，５
３０，５４０の両端を相互に接続する必要はない。この
ため、本実施例では、コンタクトホールや第１層配線は
形成されていない。
３０，５４０にはそれぞれインダクタンス６０１，６０
２，６０３を形成するので、これらの各電極５２０，５
３０，５４０の両端を相互に接続する必要はない。この
ため、本実施例では、コンタクトホールや第１層配線は
形成されていない。
【００４７】このような構成によれば、図５と等価の回
路をＭＥＳＦＥＴ５１０のみで得ることができる。この
ＭＥＳＦＥＴ５１０に形成されたインダクタンス６０１
〜６０３を測定したところ、０．３〜０．４［ｎＨ］で
あった。
路をＭＥＳＦＥＴ５１０のみで得ることができる。この
ＭＥＳＦＥＴ５１０に形成されたインダクタンス６０１
〜６０３を測定したところ、０．３〜０．４［ｎＨ］で
あった。
【００４８】このように、本発明の半導体アナログ集積
回路には、「インダクタを接続されない電極の両端を接
続する配線」を有さない場合も含まれる。
回路には、「インダクタを接続されない電極の両端を接
続する配線」を有さない場合も含まれる。
【００４９】なお、以上説明した実施例では角型スパイ
ラル状のＭＥＳＦＥＴ１１０，５１０を用いた場合につ
いて説明したが、円形スパイラル状であっても同様の効
果を得ることができるのは、もちろんである。
ラル状のＭＥＳＦＥＴ１１０，５１０を用いた場合につ
いて説明したが、円形スパイラル状であっても同様の効
果を得ることができるのは、もちろんである。
【００５０】また、実施例１，２ともに、ＭＥＳＦＥＴ
を例に採って説明したが、他のタイプのトランジスタで
あっても同様の効果を得ることができることも、もちろ
んである。
を例に採って説明したが、他のタイプのトランジスタで
あっても同様の効果を得ることができることも、もちろ
んである。
【００５１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、トランジスタとインダクタとを一体に形成するこ
とができるので、その分インダクタの占有面積を小さく
することができ、したがって、チップ面積が小さい半導
体アナログ集積回路を提供することができる。
れば、トランジスタとインダクタとを一体に形成するこ
とができるので、その分インダクタの占有面積を小さく
することができ、したがって、チップ面積が小さい半導
体アナログ集積回路を提供することができる。
【図１】（ａ）は本発明の第１の実施例に係わる半導体
アナログ集積回路におけるトランジスタのパターン構成
を示す正面図であり、（ｂ）は（ａ）に示した半導体ア
ナログ集積回路のＡ−Ａ′断面図である。
アナログ集積回路におけるトランジスタのパターン構成
を示す正面図であり、（ｂ）は（ａ）に示した半導体ア
ナログ集積回路のＡ−Ａ′断面図である。
【図２】図１に示した半導体アナログ集積回路の等価回
路を示す電気回路図である。
路を示す電気回路図である。
【図３】図１に示したトランジスタに入力整合回路およ
び出力整合回路を接続して作製したアンプの回路構成を
示す図である。
び出力整合回路を接続して作製したアンプの回路構成を
示す図である。
【図４】（ａ）は従来のトランジスタに入力整合回路お
よび出力整合回路を接続して作製したアンプの回路構成
を示す図であり、（ｂ）は（ａ）の回路に用いるトラン
ジスタのパターン構成を示す正面図である。
よび出力整合回路を接続して作製したアンプの回路構成
を示す図であり、（ｂ）は（ａ）の回路に用いるトラン
ジスタのパターン構成を示す正面図である。
【図５】本発明の第２の実施例に係わる半導体アナログ
集積回路におけるトランジスタのパターン構成を示す正
面図である。
集積回路におけるトランジスタのパターン構成を示す正
面図である。
【図６】図５に示した半導体アナログ集積回路の等価回
路を示す電気回路図である。
路を示す電気回路図である。
【図７】従来の半導体アナログ集積回路の一構成例を示
す電気回路図である。
す電気回路図である。
【図８】従来の半導体アナログ集積回路を説明するため
の電気回路図である。
の電気回路図である。
【図９】従来の半導体アナログ集積回路におけるインダ
クタを構成を説明するための概念的な正面図である。
クタを構成を説明するための概念的な正面図である。
１１０ ＭＥＳＦＥＴ １１１ 半絶縁性ＧａＡｓ基板 １１２ ｎ型活性層 １１３，１１４ 高濃度ｎ＋活性層 １１５ ソース電極 １１６ ドレイン電極 １１７ ゲート電極 １１８ 絶縁膜 １１９，１２０，１２１，１２２ コンタクトホール １２３，１２４ 第１層配線 ２０１ インダクタンス ３０１ アンプ ３０２ 入力端子 ３０３ 出力端子 ３１０ 入力整合回路 ３１１ インダクタ ３１２ キャパシタンス ３２０ 出力整合回路 ３２１，３２２ インダクタ ３２３ キャパシタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｐ 5/08 Ｌ 8941−5Ｊ Ｈ０３Ｆ 3/60 8522−5Ｊ
Claims (1)
- 【請求項１】トランジスタとこのトランジスタの第１電
極、第２電極または制御電極の少なくとも１個に接続さ
れたインダクタとを備えた電子回路と等価のトランジス
タ回路を有する半導体アナログ集積回路であって、 このトランジスタ回路が、 スパイラル状に形成されたトランジスタと、 第１電極、第２電極または制御電極のうち、前記電子回
路の前記インダクタを接続しない電極に該当する電極の
両端を接続する配線と、 を有することを特徴とする半導体アナログ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5049291A JPH06267996A (ja) | 1993-03-10 | 1993-03-10 | 半導体アナログ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5049291A JPH06267996A (ja) | 1993-03-10 | 1993-03-10 | 半導体アナログ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06267996A true JPH06267996A (ja) | 1994-09-22 |
Family
ID=12826807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5049291A Pending JPH06267996A (ja) | 1993-03-10 | 1993-03-10 | 半導体アナログ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06267996A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245273A (ja) * | 2005-03-03 | 2006-09-14 | Nippon Telegr & Teleph Corp <Ntt> | インダクタ |
| JP2018098768A (ja) * | 2016-12-14 | 2018-06-21 | 株式会社東芝 | 半導体装置 |
| US11581423B2 (en) | 2020-06-04 | 2023-02-14 | Samsung Electronics Co., Ltd. | Integrated circuit devices including an element having a non-linear shaped upper surface and methods of forming the same |
| JP2023520029A (ja) * | 2020-04-03 | 2023-05-15 | ウルフスピード インコーポレイテッド | 裏面ソース端子、ゲート端子及び／又はドレイン端子を有するｉｉｉ族窒化物ベースの高周波増幅器 |
| US12074123B2 (en) | 2020-04-03 | 2024-08-27 | Macom Technology Solutions Holdings, Inc. | Multi level radio frequency (RF) integrated circuit components including passive devices |
| US12113490B2 (en) | 2020-04-03 | 2024-10-08 | Macom Technology Solutions Holdings, Inc. | Group III nitride-based radio frequency transistor amplifiers having source, gate and/or drain conductive vias |
| US12394733B2 (en) | 2020-04-03 | 2025-08-19 | Macom Technology Solutions Holdings, Inc. | Stacked RF circuit topology |
-
1993
- 1993-03-10 JP JP5049291A patent/JPH06267996A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245273A (ja) * | 2005-03-03 | 2006-09-14 | Nippon Telegr & Teleph Corp <Ntt> | インダクタ |
| JP2018098768A (ja) * | 2016-12-14 | 2018-06-21 | 株式会社東芝 | 半導体装置 |
| JP2023520029A (ja) * | 2020-04-03 | 2023-05-15 | ウルフスピード インコーポレイテッド | 裏面ソース端子、ゲート端子及び／又はドレイン端子を有するｉｉｉ族窒化物ベースの高周波増幅器 |
| US12074123B2 (en) | 2020-04-03 | 2024-08-27 | Macom Technology Solutions Holdings, Inc. | Multi level radio frequency (RF) integrated circuit components including passive devices |
| US12113490B2 (en) | 2020-04-03 | 2024-10-08 | Macom Technology Solutions Holdings, Inc. | Group III nitride-based radio frequency transistor amplifiers having source, gate and/or drain conductive vias |
| US12394733B2 (en) | 2020-04-03 | 2025-08-19 | Macom Technology Solutions Holdings, Inc. | Stacked RF circuit topology |
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