JPH0378321A - Ｄ／ａ変換回路 - Google Patents
Ｄ／ａ変換回路Info
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- JPH0378321A JPH0378321A JP21553389A JP21553389A JPH0378321A JP H0378321 A JPH0378321 A JP H0378321A JP 21553389 A JP21553389 A JP 21553389A JP 21553389 A JP21553389 A JP 21553389A JP H0378321 A JPH0378321 A JP H0378321A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＰＷＭ（パルス幅変調）方式のＤ／Ａ変換回路
に関するものである。
に関するものである。
［従来の技術］
デジタル信号をアナログ信号に変換する方式、すなわち
Ｄ／Ａ変換方式として、ＰＷＭ（パルス幅変調）方式が
ある。この方式は、種々のパルス幅を有した２値信号を
ローパスフィルタに通してアナログ信号を得るものであ
る。
Ｄ／Ａ変換方式として、ＰＷＭ（パルス幅変調）方式が
ある。この方式は、種々のパルス幅を有した２値信号を
ローパスフィルタに通してアナログ信号を得るものであ
る。
第６図は、上記ＰＷＭ方式のＤ／Ａ変換方式におけるＰ
ＷＭ信号系列を表したものである。ここで重要なことは
、互いにとなり合ったＰＷＭ信号の中心軸同志は、常に
一定の周期Ｔｆとなっていることである。中心軸の位置
が変動すると、アナログ信号に歪が生じるからである。
ＷＭ信号系列を表したものである。ここで重要なことは
、互いにとなり合ったＰＷＭ信号の中心軸同志は、常に
一定の周期Ｔｆとなっていることである。中心軸の位置
が変動すると、アナログ信号に歪が生じるからである。
第７図は、従来のＰＷＭ方式のＤ／Ａ変換方式における
各ＰＷＭ信号の関係を示したものである。
各ＰＷＭ信号の関係を示したものである。
中心軸の位置を常に一定に保つため、レベルが１段階増
加する毎に、ＰＷＭ信号のパルス幅が左右に１クロツク
（Ｔｃ ）ずつ広がっている。従って、ルベルの増加に
対して２クロツク（２Ｔｃ）が必要となる。
加する毎に、ＰＷＭ信号のパルス幅が左右に１クロツク
（Ｔｃ ）ずつ広がっている。従って、ルベルの増加に
対して２クロツク（２Ｔｃ）が必要となる。
［解決しようとする課題］
ＰＷＭ方式を用いて高精度のＤ／Ａ変換回路を実現しよ
うとする場合、ＰＷＭ信号のルベルの変化に対して、パ
ルス幅の増加分を少なくする必要がある。このためには
、基準クロックの周波数を高くするか、ルベルの変化に
対してクロック数の増加分を少なくする必要がある。基
準クロックの周波数を高くする場合には、回路を構成す
る素子の特性で決まる周波数の上限がある。従って、基
準クロックの周波数を高くすることができないときには
、ルベルの変化に対するクロック数の増加分を少なくす
ることが好ましい。しかしながら、上記従来のＤ／Ａ変
換方式では、ルベルの変化に対して２クロツク（２ＴＣ
）が必要であり、高精度化に対する障害となっていた。
うとする場合、ＰＷＭ信号のルベルの変化に対して、パ
ルス幅の増加分を少なくする必要がある。このためには
、基準クロックの周波数を高くするか、ルベルの変化に
対してクロック数の増加分を少なくする必要がある。基
準クロックの周波数を高くする場合には、回路を構成す
る素子の特性で決まる周波数の上限がある。従って、基
準クロックの周波数を高くすることができないときには
、ルベルの変化に対するクロック数の増加分を少なくす
ることが好ましい。しかしながら、上記従来のＤ／Ａ変
換方式では、ルベルの変化に対して２クロツク（２ＴＣ
）が必要であり、高精度化に対する障害となっていた。
本発明の目的は、ＰＷＭ方式を用いて高精度のＤ／Ａ変
換回路を構成する場合、ＰＷＭ信号がルベル変化したと
きに必要となるクロック数の増加分を少なくすることで
ある。
換回路を構成する場合、ＰＷＭ信号がルベル変化したと
きに必要となるクロック数の増加分を少なくすることで
ある。
［課題を解決するための手段］
本発明におけるＤ／Ａ変換回路は、記憶回路から出力さ
れるパルス幅データに基いて、一対のＰＷＭ信号を出力
し、この一対のＰＷＭ信号を加減算およびフィルタリン
グしてアナログ信号を生成するものである。
れるパルス幅データに基いて、一対のＰＷＭ信号を出力
し、この一対のＰＷＭ信号を加減算およびフィルタリン
グしてアナログ信号を生成するものである。
［実施例〕
以下、添付図面に基いて本発明の実施例について説明す
る。
る。
実施例１
第１図は本発明の第１の実施例を示した電気回路図、第
２図は第１図の動作説明のためのタイムチャートである
。
２図は第１図の動作説明のためのタイムチャートである
。
まず、第１図の各構成要素の説明をする。
ＢＣは基準クロック発生回路であり、発振回路および波
形整形回路で構成されている。この基準クロック発生回
路ＢＣからは、発振周波数と同一周波数の基準クロック
信号が出力される。
形整形回路で構成されている。この基準クロック発生回
路ＢＣからは、発振周波数と同一周波数の基準クロック
信号が出力される。
ＣＲは制御信号発生回路であり、基準クロック発生回路
ＢＣからの基準クロック信号を受けて、後述のシフトレ
ジスタＳＲＩおよびＳＲ２への制御信号を送出するもの
である。
ＢＣからの基準クロック信号を受けて、後述のシフトレ
ジスタＳＲＩおよびＳＲ２への制御信号を送出するもの
である。
ＭＲは記憶回路であり、ＰＷＭ信号に対するパルス幅デ
ータを記憶するものである。本実施例では、この記憶回
路ＭＲはり一ドオンリメモリで構成されている。
ータを記憶するものである。本実施例では、この記憶回
路ＭＲはり一ドオンリメモリで構成されている。
ＳＲＩおよびＳＲ２はシフトレジスタであり、記憶回路
ＭＲから出力される並列データを受け、このデータを順
次シフトして直列出力するものである。シフト方向はシ
フトレジスタＳＲＩとシフトレジスタＳＲ２とで互いに
逆になっている。
ＭＲから出力される並列データを受け、このデータを順
次シフトして直列出力するものである。シフト方向はシ
フトレジスタＳＲＩとシフトレジスタＳＲ２とで互いに
逆になっている。
ＩＶＩ １はインバータであり、シフトレジスタＳＲ２
の出力を反転するものである。
の出力を反転するものである。
ＤＦｌおよびＤＦ２はＤ型フリップフロップであり、シ
フトレジスタＳＲＩからの直列出力と、シフトレジスタ
ＳＲ２からの直列出力を反転した信号を、それぞれ１ク
ロツク分遅延するものである。
フトレジスタＳＲＩからの直列出力と、シフトレジスタ
ＳＲ２からの直列出力を反転した信号を、それぞれ１ク
ロツク分遅延するものである。
上記シフトレジスタＳＲＩおよびシフトレジスタＳＲ２
、インバータＩＶＩ １、Ｄ型フリップフロップＤＰＩ
およびＤＦ２により第１のＰＷＭ信号出力回路ＤＳ１１
が構成され、Ｄ型フリップフロップＤＰＩからの出力が
第１のＰＷＭ信号となり、Ｄ型フリップフロップＤＦ２
からの出力が第２のＰＷＭ信号となる。
、インバータＩＶＩ １、Ｄ型フリップフロップＤＰＩ
およびＤＦ２により第１のＰＷＭ信号出力回路ＤＳ１１
が構成され、Ｄ型フリップフロップＤＰＩからの出力が
第１のＰＷＭ信号となり、Ｄ型フリップフロップＤＦ２
からの出力が第２のＰＷＭ信号となる。
ＬＰＩＩおよびＬＰ１２はローパスフィルタであり、第
１のＰＷＭ信号および第２のＰＷＭ信号をアナログ信号
に変換するものである。
１のＰＷＭ信号および第２のＰＷＭ信号をアナログ信号
に変換するものである。
ＡＰＩＩは演算増幅器である。この演算増幅器ＡＰ１１
と、抵抗Ｒ１１、Ｒ１２、Ｒ１３およびＲ１４とにより
減算回路が構成される。
と、抵抗Ｒ１１、Ｒ１２、Ｒ１３およびＲ１４とにより
減算回路が構成される。
上記ローパスフィルタＬＰＩＩおよびＬＰ１２、演算増
幅器ＡＰＩＩ、抵抗Ｒ１１、Ｒ１２、Ｒ１３およびＲ１
４により第１のアナログ信号生成回路ＡＳＩＩが構成さ
れる。
幅器ＡＰＩＩ、抵抗Ｒ１１、Ｒ１２、Ｒ１３およびＲ１
４により第１のアナログ信号生成回路ＡＳＩＩが構成さ
れる。
つぎに、第２図に示したタイムチャートを用いて、本実
施例の動作説明をする。
施例の動作説明をする。
基準クロック発生回路ＢＣからは、基準クロック信号（
ａ）（周期Ｔｃ）が出力される。
ａ）（周期Ｔｃ）が出力される。
制御信号発生回路ＣＲでは、基準クロック信号（ａ）を
受けて、後述のシフトレジスタＳＲＩおよびＳＲ２へ制
御信号を送出する。
受けて、後述のシフトレジスタＳＲＩおよびＳＲ２へ制
御信号を送出する。
記憶回路ＭＲからは、６ビツト並列のパルス幅データが
出力される。第２図に示した例では、ＰＷＭ信号のパル
ス幅３Ｔｃ、４Ｔｃおよび５Ｔｃに対応して、順次、（
０１１１００）、（０１１１１０）および（１１１１１
０）なる並列パルス幅データが出力される。この並列パ
ルス幅データは、シフト／ラッチ信号（ｂ）が“Ｏ″の
期間において、シフトレジスタＳＲＩおよびＳＲ２にそ
れぞれラッチされる。その結果、シフトレジスタＳＲＩ
およびＳＲ２のそれぞれのデータ端子Ｄ１〜Ｄ６には、
順次上記データが入力される。
出力される。第２図に示した例では、ＰＷＭ信号のパル
ス幅３Ｔｃ、４Ｔｃおよび５Ｔｃに対応して、順次、（
０１１１００）、（０１１１１０）および（１１１１１
０）なる並列パルス幅データが出力される。この並列パ
ルス幅データは、シフト／ラッチ信号（ｂ）が“Ｏ″の
期間において、シフトレジスタＳＲＩおよびＳＲ２にそ
れぞれラッチされる。その結果、シフトレジスタＳＲＩ
およびＳＲ２のそれぞれのデータ端子Ｄ１〜Ｄ６には、
順次上記データが入力される。
シフトレジスタＳＲＩおよびＳＲ２にそれぞれラッチさ
れたパルス幅データは、シフト／ラッチ信号（ｂ ）が
“１°の期間において、基準クロック信号（ａ）の立下
りで順次シフトされる。ここで重要なことは、シフトレ
ジスタＳＲＩとシフトレジスタＳＲ２とでは、シフト方
向が互いに逆になることである。シフトレジスタＳＲＩ
では、上記並列パルス幅データの前から順に出力される
。
れたパルス幅データは、シフト／ラッチ信号（ｂ ）が
“１°の期間において、基準クロック信号（ａ）の立下
りで順次シフトされる。ここで重要なことは、シフトレ
ジスタＳＲＩとシフトレジスタＳＲ２とでは、シフト方
向が互いに逆になることである。シフトレジスタＳＲＩ
では、上記並列パルス幅データの前から順に出力される
。
第２図に示した例では、ＰＷＭ信号のパルス幅３Ｔｃ、
４Ｔｃおよび５Ｔｃに対応して、順次、（０１１１００
）、（０１１１１０）および（１１１１１０）と出力さ
れる。一方、シフトレジスタＳＲ２では、上記並列パル
ス幅データの後ろから順に出力される。第２図に示した
例では、ＰＷＭ信号のパルス幅３Ｔｃ、４Ｔｃおよび５
−’ｒ ｃに対応して、順次、（ＯＯ１１１０）、（０
１１１１０）および（０１１１１１）と出力される。こ
のようにして、シフトレジスタＳＲＩおよびＳＲ２のそ
れぞれの出力端子ＯＵＴからは、第２図に示す信号（Ｃ
）および信号（ｄ）がそれぞれ出力される。
４Ｔｃおよび５Ｔｃに対応して、順次、（０１１１００
）、（０１１１１０）および（１１１１１０）と出力さ
れる。一方、シフトレジスタＳＲ２では、上記並列パル
ス幅データの後ろから順に出力される。第２図に示した
例では、ＰＷＭ信号のパルス幅３Ｔｃ、４Ｔｃおよび５
−’ｒ ｃに対応して、順次、（ＯＯ１１１０）、（０
１１１１０）および（０１１１１１）と出力される。こ
のようにして、シフトレジスタＳＲＩおよびＳＲ２のそ
れぞれの出力端子ＯＵＴからは、第２図に示す信号（Ｃ
）および信号（ｄ）がそれぞれ出力される。
シフトレジスタＳＲＩから出力される信号（Ｃ）は、Ｄ
型フリップフロップＤＰＩで１基準クロツクＴｃだけ遅
延され、第１のＰＷＭ信号（ｆ）が得られる。一方、シ
フトレジスタＳＲ２から出力される信号（ｄ）は、イン
バータＩＮＩＩで反転され（ｅ）、Ｄ型フリップフロッ
プＤＦ２で１基準クロツクＴｃだけ遅延され、第２のＰ
ＷＭ信号（ｇ）が得られる。第１のＰＷＭ信号（ｆ）と
第２のＰＷＭ信号（ｇ）とは、中心軸ＣＥＮに対して互
いに対称となっている。また、各中心軸ＣＥＮ同志の間
隔は、言うまでもなく、一定の値（８Ｔｃ）である。
型フリップフロップＤＰＩで１基準クロツクＴｃだけ遅
延され、第１のＰＷＭ信号（ｆ）が得られる。一方、シ
フトレジスタＳＲ２から出力される信号（ｄ）は、イン
バータＩＮＩＩで反転され（ｅ）、Ｄ型フリップフロッ
プＤＦ２で１基準クロツクＴｃだけ遅延され、第２のＰ
ＷＭ信号（ｇ）が得られる。第１のＰＷＭ信号（ｆ）と
第２のＰＷＭ信号（ｇ）とは、中心軸ＣＥＮに対して互
いに対称となっている。また、各中心軸ＣＥＮ同志の間
隔は、言うまでもなく、一定の値（８Ｔｃ）である。
Ｄ型フリップフロップＤＰＩおよびＤＦ２から出力され
る第１のＰＷＭ信号（ｆ）および第２のＰＷＭ信号（ｇ
）は、ローパスフィルタＬＰＩＩおよびＬＰ１２に入力
され、アナログ出力が得られる。
る第１のＰＷＭ信号（ｆ）および第２のＰＷＭ信号（ｇ
）は、ローパスフィルタＬＰＩＩおよびＬＰ１２に入力
され、アナログ出力が得られる。
ローパスフィルタＬＰＩＩからの出力信号は、抵抗Ｒ１
１を通して演算増幅器ＡＰＩＩの反転入力に入力され、
一方、ローパスフィルタＬＰ１２からの出力信号は、抵
抗Ｒ１２を通して演算増幅器ＡＰＩＩの非反転入力に入
力される。演算増幅器ＡＰＩＩでは、両信号の減算処理
が行なわれ、その出力からはＤ／Ａ変換されたアナログ
信号が得られる。
１を通して演算増幅器ＡＰＩＩの反転入力に入力され、
一方、ローパスフィルタＬＰ１２からの出力信号は、抵
抗Ｒ１２を通して演算増幅器ＡＰＩＩの非反転入力に入
力される。演算増幅器ＡＰＩＩでは、両信号の減算処理
が行なわれ、その出力からはＤ／Ａ変換されたアナログ
信号が得られる。
本実施例では、第２図から明らかなように、ＰＷＭ信号
がルベル変化したときのパルス幅の増加分が１クロツク
（Ｔｃ ）分ですむ。
がルベル変化したときのパルス幅の増加分が１クロツク
（Ｔｃ ）分ですむ。
実施例２
第３図は本発明の第２の実施例を示した電気回路図、第
４図は第３図の動作説明のためのタイムチャートである
。
４図は第３図の動作説明のためのタイムチャートである
。
まず、第３図の各構成要素の説明をする。
基準クロック発生回路ＢＣ，制御信号発生回路ＣＲ，記
憶回路ＭＲ，シフトレジスタＳＲＩおよびＳＲ２、Ｄ形
フリップフロップＤＰＩおよびＤＦ２は、上記第１の実
施例と同様である。また、シフトレジスタＳＲＩおよび
シフトレジスタＳＲ２、Ｄ型フリップフロップＤＰＩお
よびＤＦ２により第２のＰＷＭ信号出力回路ＤＳ１２が
構成され、Ｄ型フリップフロップＤＰＩからの出力が第
３のＰＷＭ信号となり、Ｄ型フリップフロップＤＦ２か
らの出力が第４のＰＷＭ信号となる。
憶回路ＭＲ，シフトレジスタＳＲＩおよびＳＲ２、Ｄ形
フリップフロップＤＰＩおよびＤＦ２は、上記第１の実
施例と同様である。また、シフトレジスタＳＲＩおよび
シフトレジスタＳＲ２、Ｄ型フリップフロップＤＰＩお
よびＤＦ２により第２のＰＷＭ信号出力回路ＤＳ１２が
構成され、Ｄ型フリップフロップＤＰＩからの出力が第
３のＰＷＭ信号となり、Ｄ型フリップフロップＤＦ２か
らの出力が第４のＰＷＭ信号となる。
ＡＳ２１は第２のアナログ信号生成回路であり、Ｄ形フ
リップフロップＤＰＩおよびＤＦ２から出力される第３
のＰＷＭ信号および第４のＰＷＭ信号を加算およびフィ
ルタリングして、アナログ信号を生成するものである。
リップフロップＤＰＩおよびＤＦ２から出力される第３
のＰＷＭ信号および第４のＰＷＭ信号を加算およびフィ
ルタリングして、アナログ信号を生成するものである。
この第２のアナログ信号生成回路ＡＳ２１は、演算増幅
器ＡＰ２１、抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４およ
びＲ２５、キャパシタＣ２１から構成されている。
器ＡＰ２１、抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４およ
びＲ２５、キャパシタＣ２１から構成されている。
つぎに、第４図に示したタイムチャートを用いて、本実
施例の動作説明をする。
施例の動作説明をする。
基準クロック発生回路ＢＣ，制御信号発生回路ＣＲ，記
憶回路ＭＲ，シフトレジスタＳＲＩおよびＳＲ２での各
動作は、上記第１の実施例と同様である。
憶回路ＭＲ，シフトレジスタＳＲＩおよびＳＲ２での各
動作は、上記第１の実施例と同様である。
シフトレジスタＳＲＩから出力される信号（ｎ）は、Ｄ
型フリップフロップＤＰＩで１基準クロツクＴｃだけ遅
延され、第３のＰＷＭ信号（ｐ）が得られる。一方、シ
フトレジスタＳＲ２から出力される信号（０）は、Ｄ型
フリップフロップＤＦ２で１基準クロツクＴｃだけ遅延
され、第４のＰＷＭ信号（ｑ）が得られる。
型フリップフロップＤＰＩで１基準クロツクＴｃだけ遅
延され、第３のＰＷＭ信号（ｐ）が得られる。一方、シ
フトレジスタＳＲ２から出力される信号（０）は、Ｄ型
フリップフロップＤＦ２で１基準クロツクＴｃだけ遅延
され、第４のＰＷＭ信号（ｑ）が得られる。
Ｄ型フリップフロップＤＰＩおよびＤＦ２から出力され
る第３のＰＷＭ信号（ｐ）および第４のＰＷＭ信号（ｑ
）は、それぞれ抵抗Ｒ２１および抵抗Ｒ２２を通して、
演算増幅器ＡＰ２１の反転入力に入力される。すなわち
、演算増幅器ＡＰ２１では両信号の加算処理が行なわれ
る。また、演算増幅器ＡＰ２１の入出力間にはキャパシ
タ２１が挿入されているため、同時にローパスフィルタ
リングが行われる。このようにして、演算増幅器ＡＰ２
１の出力からは、Ｄ／Ａ変換されたアナログ信号が得ら
れる。
る第３のＰＷＭ信号（ｐ）および第４のＰＷＭ信号（ｑ
）は、それぞれ抵抗Ｒ２１および抵抗Ｒ２２を通して、
演算増幅器ＡＰ２１の反転入力に入力される。すなわち
、演算増幅器ＡＰ２１では両信号の加算処理が行なわれ
る。また、演算増幅器ＡＰ２１の入出力間にはキャパシ
タ２１が挿入されているため、同時にローパスフィルタ
リングが行われる。このようにして、演算増幅器ＡＰ２
１の出力からは、Ｄ／Ａ変換されたアナログ信号が得ら
れる。
本実施例でも、上記第１の実施例と同様に、ＰＷＭ信号
がルベル変化したときのパルス幅の増加分が１クロツク
（Ｔｃ ）分ですむ。
がルベル変化したときのパルス幅の増加分が１クロツク
（Ｔｃ ）分ですむ。
実施例３
第５図は本発明の第３の実施例を示した電気回路図であ
る。
る。
まず、第５図の各構成要素の説明をする。
基準クロック発生回路ＢＣ１制御信号発生回路ＣＲ５記
憶回路ＭＲ１第２のＰＷＭ信号出力回路ＤＳ３１は、上
記第２の実施例と同様である。
憶回路ＭＲ１第２のＰＷＭ信号出力回路ＤＳ３１は、上
記第２の実施例と同様である。
第２のアナログ信号生成回路ＡＳ３１およびＡＳ３２も
、上記第２の実施例と同様な構成となっている。ただし
、第２のアナログ信号生成回路ＡＳ３１とＡＳ３２とで
は、互いに逆位相のデジタル信号が人力されるため、出
力されるアナログ信号も互いに逆位相となる。
、上記第２の実施例と同様な構成となっている。ただし
、第２のアナログ信号生成回路ＡＳ３１とＡＳ３２とで
は、互いに逆位相のデジタル信号が人力されるため、出
力されるアナログ信号も互いに逆位相となる。
ＯＰは出力回路であり、第２のアナログ信号生成回路Ａ
Ｓ３１およびＡＳ３２から出力される互いに逆位Ｆｌｌ
のアナログ信号を、減算およびローパスフィルタリング
するものである。
Ｓ３１およびＡＳ３２から出力される互いに逆位Ｆｌｌ
のアナログ信号を、減算およびローパスフィルタリング
するものである。
つぎに、本実施例の動作説明をする。
基準クロック発生回路ＢＣ，制御信号発生回路ＣＲ，記
憶回路ＭＲ，第２のＰＷＭ信号出力回路ＤＳ３１での動
作は、上記第２の実施例と同様である。従って、Ｄ型フ
リップフロップＤＰＩおよびＤＦ２のそれぞれの出力“
Ｑ“からは、第４図に示した第３のＰＷＭ信号（ｐ）お
よび第４のＰＷＭ信号（ｑ）がそれぞれ出力される。
憶回路ＭＲ，第２のＰＷＭ信号出力回路ＤＳ３１での動
作は、上記第２の実施例と同様である。従って、Ｄ型フ
リップフロップＤＰＩおよびＤＦ２のそれぞれの出力“
Ｑ“からは、第４図に示した第３のＰＷＭ信号（ｐ）お
よび第４のＰＷＭ信号（ｑ）がそれぞれ出力される。
第２のアナログ信号生成回路ＡＳ３１およびＡＳ３２で
は、上記第２の実施例における第２のアナログ信号生成
回路ＡＳ２１での動作と同様な動作が行われる。すなわ
ち、加算処理およびローパスフィルタリングが行われる
。ただし、第２のアナログ信号生成回路ＡＳ３１とＡＳ
３２とでは、互いに逆位相のＰＷＭ信号が入力されるた
め、出力されるアナログ信号も互いに逆位相となる。
は、上記第２の実施例における第２のアナログ信号生成
回路ＡＳ２１での動作と同様な動作が行われる。すなわ
ち、加算処理およびローパスフィルタリングが行われる
。ただし、第２のアナログ信号生成回路ＡＳ３１とＡＳ
３２とでは、互いに逆位相のＰＷＭ信号が入力されるた
め、出力されるアナログ信号も互いに逆位相となる。
出力回路ＯＰでは、第２のアナログ信号生成回路ＡＳ３
１およびＡＳ３２から出力される互いに逆位相のアナロ
グ信号に対して、減算処理およびローパスフィルタリン
グが行われる。
１およびＡＳ３２から出力される互いに逆位相のアナロ
グ信号に対して、減算処理およびローパスフィルタリン
グが行われる。
本実施例でも、上記第１の実施例および第２の実施例と
同様に、ＰＷＭ信号がルベル変化したときのパルス幅の
増加分が１クロツク（Ｔｃ ）分ですむ。
同様に、ＰＷＭ信号がルベル変化したときのパルス幅の
増加分が１クロツク（Ｔｃ ）分ですむ。
さらに本実施例では、互いに逆位相のＰＷＭ信号を加算
処理およびローパスフィルタリングし、その結果得られ
た互いに逆位相のアナログ信号に対して減算処理をして
いるので、電源やグランドの雑音の影響を小さくするこ
とができる。
処理およびローパスフィルタリングし、その結果得られ
た互いに逆位相のアナログ信号に対して減算処理をして
いるので、電源やグランドの雑音の影響を小さくするこ
とができる。
［効果］
本発明では、ＰＷＭ信号がルベル変化したときのパルス
幅の増加分が１クロツク分ですむため、高精度のＤ／Ａ
変換回路を得ることができる。
幅の増加分が１クロツク分ですむため、高精度のＤ／Ａ
変換回路を得ることができる。
した波形図である。
ＭＲ・・・・・・・・・記憶回路
ＤＳＩＩ・・・第１のＰＷＭ信号出力回路ＡＳ１１・・
・第１のアナログ信号生成回路ＤＳ２１・・・第２のＰ
ＷＭ信号出力回路ＡＳ２１・・・第２のアナログ信号生
成回路ＤＳ３１・・・第２のＰＷＭ信号出力回路ＡＳ３
１・・・第２のアナログ信号生成回路ＡＳ３２・・・第
２のアナログ信号生成回路以上
・第１のアナログ信号生成回路ＤＳ２１・・・第２のＰ
ＷＭ信号出力回路ＡＳ２１・・・第２のアナログ信号生
成回路ＤＳ３１・・・第２のＰＷＭ信号出力回路ＡＳ３
１・・・第２のアナログ信号生成回路ＡＳ３２・・・第
２のアナログ信号生成回路以上
Claims (2)
- （１）パルス幅データを記憶する記憶回路と、上記パル
ス幅データに基いて、同一のパルス幅でかつ互いに異な
った論理値を有する第１のＰＷＭ（パルス幅変調）信号
と第２のＰＷＭ信号とを出力する第１のＰＷＭ信号出力
回路と、 上記第１のＰＷＭ信号および上記第２のＰＷＭ信号に基
いて減算およびフィルタリングを行ない、アナログ信号
を生成する第１のアナログ信号生成回路と からなるＤ／Ａ変換回路。 - （２）パルス幅データを記憶する記憶回路と、上記パル
ス幅データに基いて、同一のパルス幅でかつ同一の論理
値を有する第３のＰＷＭ（パルス幅変調）信号と第４の
ＰＷＭ信号とを出力する第２のＰＷＭ信号出力回路と、 上記第３のＰＷＭ信号および上記第４のＰＷＭ信号に基
いて加算およびフィルタリングを行ない、アナログ信号
を生成する第２のアナログ信号生成回路と からなるＤ／Ａ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21553389A JPH0378321A (ja) | 1989-08-22 | 1989-08-22 | Ｄ／ａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21553389A JPH0378321A (ja) | 1989-08-22 | 1989-08-22 | Ｄ／ａ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0378321A true JPH0378321A (ja) | 1991-04-03 |
Family
ID=16674006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21553389A Pending JPH0378321A (ja) | 1989-08-22 | 1989-08-22 | Ｄ／ａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0378321A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003264465A (ja) * | 2002-03-07 | 2003-09-19 | Nippon Precision Circuits Inc | パルス幅変調装置およびｄａコンバータ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827430A (ja) * | 1981-08-11 | 1983-02-18 | Nakamichi Corp | デジタル／アナログ変換法 |
| JPS60100830A (ja) * | 1983-11-05 | 1985-06-04 | Sony Corp | デジタル・アナログ変換装置 |
| JPS63176020A (ja) * | 1987-01-16 | 1988-07-20 | Nippon Telegr & Teleph Corp <Ntt> | Ｄ／ａ変換方式 |
-
1989
- 1989-08-22 JP JP21553389A patent/JPH0378321A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827430A (ja) * | 1981-08-11 | 1983-02-18 | Nakamichi Corp | デジタル／アナログ変換法 |
| JPS60100830A (ja) * | 1983-11-05 | 1985-06-04 | Sony Corp | デジタル・アナログ変換装置 |
| JPS63176020A (ja) * | 1987-01-16 | 1988-07-20 | Nippon Telegr & Teleph Corp <Ntt> | Ｄ／ａ変換方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003264465A (ja) * | 2002-03-07 | 2003-09-19 | Nippon Precision Circuits Inc | パルス幅変調装置およびｄａコンバータ |
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