JPH0378732B2

JPH0378732B2 -

Info

Publication number: JPH0378732B2
Application number: JP55143536A
Authority: JP
Inventors: Hiromi Nishimura; Yoshe Watari; Jusaku Matsubara
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1980-10-13
Filing date: 1980-10-13
Publication date: 1991-12-16
Also published as: JPS5767246A

Description

【発明の詳細な説明】

本発明は、ラツチングリレーの駆動回路に関
し、もつと詳しくはプログラマブル・ロジツク・
コントローラ（略称PLC）などの入出力のため
に好適なラツチングリレーの駆動回路に関する。プログマブル・ロジツク・コントローラでは、
中央処理装置やプログラマブル・リードオンリメ
モリなどへのプログラムの書込みによつて出力機
器としてのリレーの制御を行なつている。先行技
術では、リレーは、励磁電流をリレーコイルに流
しているときのみリレースイツチのスイツチング
態様を変える、いわゆる単安定リレーであり、し
かがつて電力消費量が大きいという欠点がある。本発明の目的は、電力消費量の小さい改良され
たラツチングリレーの駆動回路を提供することで
ある。本発明の他の目的は、ラツチングリレーに関連
する回路部分を集積回路化することが可能であ
り、これによつて取扱いを容易にしたラツチング
リレーの駆動回路を提供することである。本発明は、スイツチ回路１であつて、一方導電型式の第１トランジスタ７と他方導電
型式の第２トランジスタ８とが、コレクタが共通
接続されて直列に接続されており、前記一方導電型式の第３トランジスタ９と前記
他方導電型式の第４トランジスタ１０とが、コレ
クタが共通接続されて直列に接続されており、前記第１トランジスタ７のベースは前記他方導
電型式の第５トランジスタ１１のコレクタからの
出力によつて駆動されるように接続されており、前記第３トランジスタ９のベースは前記他方導
電型式の第６トランジスタ１２のコレクタからの
出力によつて駆動されるように接続されており、前記第１および第２トランジスタ７，８の接続
点と前記第３および第４トランジスタ９，１０の
接続点との間に、相互に逆方向となるように直列
に接続される一対のツエナダイオードZD１，ZD
２とを含む、そのようなスイツチ回路１と、１巻線形ラツチングリレー２であつて、前記第１および第２トランジスタ７，８の接続
点に一方端子が接続され、前記第３および第４ト
ランジスタ９，１０の接続点に他方端子が接続さ
れるリレーコイル３と、リレーコイル３に流れる電流の向きに対応し
て、導通または遮断のスイツチング対応が変化す
るリレースイツチ６とを含む。そのようなラツチ
ングレー２と、クロツク入力端子CKにクロツク信号が入力さ
れるたび毎に、セツト出力端子QFから交互に異
なる論理値を表す信号を導出し、リセツト出力端
子Ｆからは前記セツト出力端子QFからの信号
の表す論理値を反転した論理値を表す信号を導出
するスイツチング制御用フリツプフロツプ１５
と、第１発振回路１７と、第１発振回路１７に接続
された分周用の第１カウンタ１８，１９，２０，
２１とを有し、第１カウンタ１８，１９，２０，
２１に前記クロツク信号が与えられた時点から、
前記ラツチングリレー２の動作時間よりもわずか
に長い予め定められた第１時間だけ継続する第１
限時信号を導出する第１タイマ１６と、スイツチング制御用フリツプフロツプ１５の前
記セツト出力QFからの信号と第１タイマ１６か
らの前記第１限時信号とに対応し、各信号の論理
積を表す出力を前記第５および第４トランジスタ
１１，１０のベースに与える第1ANDゲートＧ１
と、スイツチング制御用フリツプフロツプ１５の前
記リセツト出力Ｆからの信号と第１タイマ１６
からの前記第１限時信号とに応答し、各信号の論
理積を表す出力を前記第６および第２トランジス
タ１２，８のベースに与える第2ANDゲートＧ２
と、第２発振回路２８と、第２発振回路２８に接続
された分周用の第２カウンタ２９，３０，３１，
３２とを有し、第２カウンタ２９，３０，３１，
３２はオフデイレー信号に応答し、オフデイレー
信号が与えられた時点から、前記ラツチングリレ
ー２の動作時間よりも長い予め定められた第２時
間だけ継続する第２限時信号を導出する第２タイ
マ２７と、第２カウンタ２９，３０，３１，３２からの第
２限時信号に応答し、論理レベルを反転した信号
を遅延して導出する反転回路３４と、第２カウンタ２９，３０，３１，３２および反
転回路３４からの信号に応答し、各信号の論理積
を表す信号を導出する第3ANDゲートＧ７と、前記オフデイレー信号および第3ANDゲートＧ
７からの信号に応答し、各信号の論理和を表す信
号を、前記スイツチング制御用フリツプフロツプ
１５のクロツク入力端子CKと、前記第１カウン
タ１８，１９，２０，２１とに与える手段Ｇ３，
Ｇ５，Ｇ８とを含むことを特徴とするラツチング
リレーの駆動回路である。また本発明は、スイツチ回路１であつて、一方導電型式の第１トランジスタ７と他方導電
型式の第２トランジスタ８とが、コレクタが共通
接続されて直列に接続されており、前記一方導電型式の第３トランジスタ９と前記
他方の導電型式の第４トランジスタ１０とが、コ
レクタが共通接続されて直列に接続されており、前記第１トランジスタ７のベースは前記他方導
電型式の第５トランジスタ１１のコレクタからの
出力によつて駆動されるように接続されており、前記第３トランジスタ９のベースは前記他方導
電型式の第６トランジスタ１２のコレクタからの
出力によつて駆動されるように接続されており、前記第１および第２トランジスタ７，８の接続
点と前記第３および第４トランジスタ９，１０の
接続点との間に、相互に逆方向となるように直列
に接続される一対のツエナダイオードZD１，ZD
２とを含む、そのようなスイツチ回路１と、１巻線形ラツチングリレー２であつて、前記第１および第２トランジスタ７，８の接続
点に一方端子が接続され、前記第３および第４ト
ランジスタ９，１０の接続点に他方端子が接続さ
れるリレーコイル３と、リレーコイル３に流れる電流の向きに対応し
て、導通または遮断のスイツチング態様が変化す
るリレースイツチ６と、とを含む、前記リレーコイル３に磁気結合した検出コイル
６４そのようなラツチングレー２と、クロツク入力端子CKにクロツク信号が入力さ
れるたび毎にセツト出力端子QFから交互に異な
る論理値を表す信号を導出し、リセツト出力端子
ＱＦからは前記セツト出力端子QFからの信号の
表す論理値を反転した論理値を表す信号を導出す
るスイツチング制御用フリツプフロツプ１５と、第１発振回路１７と、第１発振回路に接続され
た分周用の第１カウンタ１８，１９，２０，２１
とを有し、第１カウンタ１８，１９，２０，２１
に前記クロツク信号が与えられた時点から、前記
ラツチングリレー２の動作時間よりもわずかに長
い予め定められた第１時間だけ継続する第１限時
信号を導出する第１タイマ１６と、前記検出コイル６４からの出力に応答し、第１
タイマ１６から前記第１限時信号が導出された時
点から、前記検出コイル６４からの出力が得られ
なくなる時点まで継続する検出信号を導出する検
出回路６５，６６，Ｇ１６と、検出回路６５，６６，Ｇ１６からの検出信号に
応答し、検出信号を微分した信号を導出する微分
回路６７と、第１タイマ１６からの前記第１限時信号および
微分回路６７からの信号に応答し、第１限時信号
の立上り時にセツトされ、第１限時信号の立下り
時または微分回路６７からの信号の入力時のうち
のいずれか早い方の時点でリセツトされる限時用
フリツプフロツプ手段８０，８１と、スイツチング制御用フリツプフロツプ１５の前
記セツト出力QFからの信号と、前記限時用フリ
ツプフロツプ手段８０，８１のセツト出力Ｑから
の信号とに応答し、各信号の論理積を表す出力を
前記第５および第４トランジスタ１１，１０のベ
ースに与える第1ANDゲートＧ１と、スイツチング制御用フリツプフロツプ１５の前
記リセツト出力Ｆからの信号と前記限時用フリ
ツプフロツプ手段８０，８１のセツト出力Ｑから
の信号とに応答し、各信号の論理積を表す出力を
前記第６および第２トランジスタ１２，８のベー
スに与える第2ANDゲートＧ２と、第２発振回路２８と、第２発振回路２８に接続
された分周用の第２カウンタ２９，３０，３１，
３２とを有し、第２カウンタ２９，３０，３１，
３２はオフデイレー信号に応答し、オフデイレー
信号が与えられた時点から、前記ラツチングリレ
ー２の動作時間よりも長い予め定められた第２時
間だけ継続する第２限時信号を導出する第２タイ
マ２７と、第２カウンタ２９，３０，３１，３２からの第
２限時信号に応答し、論理レベルを反転した信号
を遅延して導出する反転回路３４と、第２カウンタ２９，３０，３１，３２および反
転回路３４からの信号に応答し、各信号の論理積
を表す信号を導出する第3ANDゲートＧ７と、前記オフデイレー信号および第3ANDゲートＧ
７からの信号に応答し、各信号の論理和を表す信
号を、前記スイツチング制御用フリツプフロツプ
１５のクロツク入力端子CKと、前記第１カウン
タ１８，１９，２０，２１とに与える手段Ｇ３，
Ｇ５，Ｇ８とを含むことを特徴とするラツチング
リレーの駆動回路である。また本発明は、第１および第２トランジスタ７
３，７４と、２巻線形ラツチングリレー６８であつて、前記第１トランジスタ７３に直列に接続される
第１リレーコイル７０と、前記第２トランジスタ７４に直列に接続される
第２リレーコイル７２と、第１および第２リレーコイル７０，７２の励磁
に対応したスイツチング態様となるリレースイツ
チ７１とを含む、そのようなラツチングリレー６
８と、クロツク入力端子CKにクロツク信号が入力さ
れるたび毎にセツト出力端子QFから交互に異な
る論理値を表す信号を導出し、リセツト出力端子
ＱＦからは前記セツト出力端子QFからの信号の
表す論理値を反転した論理値を表す信号を導出す
るスイツチング制御用フリツプフロツプ１５と、第１発振回路１７と、第１発振回路１７に接続
される分周用の第１カウンタ１８，１９，２０，
２１とを有し、第１カウンタ１８，１９，２０，
２１に前記クロツク信号が与えられた時点から、
前記ラツチングリレー６８の動作時間よりもわず
かに長い予め定められた第１時間だけ継続する第
１限時信号を導出する第１タイマ１６と、スイツチング制御用フリツプフロツプ１５の前
記セツト出力QFからの信号と第１タイマ１６か
らの前記第１限時信号とに応答し、各信号の論理
積を表す出力を前記第１トランジスタ７３のベー
スに与える第1ANDゲートＧ１と、スイツチング制御用フリツプフロツプ１５の前
記リセツト出力Ｆからの信号と第１タイマ１６
からの前記第１限時信号とに応答し、各信号の論
理積を表す出力を前記第２トランジスタ７４のベ
ースに与える第2ANDゲートＧ２と、第２発振回路２８と、第２発振回路２８に接続
された分周用の第２カウンタ２９，３０，３１，
３２とを有し、第２カウンタ２９，３０，３１，
３２はオフデイレー信号に応答し、オフデイレー
信号が与えられた時点から、前記ラツチングリレ
ー２の動作時間よりも長い予め定められた第２時
間だけ継続する第２限時信号を導出する第２タイ
マ２７と、第２カウンタ２９，３０，３１，３２からの第
２限時信号に応答し、論理レベルを反転した信号
を遅延して導出する反転回路３４と、第２カウンタ２９，３０，３１，３２および反
転回路３４からの信号に応答し、各信号の論理積
を表す信号を導出する第3ANDゲートＧ７と、前記オフデイレー信号および第3ANDゲートＧ
７からの信号に応答し、各信号の論理和を表す信
号を、前記スイツチング制御用フリツプフロツプ
１５にクロツク入力端子CKと、前記第１カウン
タ１８，１９，２０，２１とに与える手段Ｇ３，
Ｇ５，Ｇ８とを含むことを特徴とするラツチング
リレーの駆動回路である。第１図は本発明の一実施例の電気回路図であ
る。スイツチ回路１は、いわゆる一巻線形のラツ
チングリレー２を含む。リレーコイル３に矢符
４，５の方向に励磁電流が流れたとき、外部接続
されるリレースイツチ６はその励磁電流の方向に
対応したスイツチング態様に変わり、励磁電流が
流れなくなつた後にもスイツチング態様を自己保
持する。リレーコイル３の一方の端子は、第１お
よび第２トランジスタ７，８の接続点に接続さ
れ、他方の端子は第３および第４トランジスタ
９，１０の接続点に接続される。トランジスタ
７，９にはトランジスタ１１，１２が関連して接
続される。トランジスタ１０，１１のベースは端
子１３を介してANDゲートＧ１に接続される。
トランジスタ８，１２のベースはもう１つの
ANDゲートＧ２に接続される。端子１３，１４
は、セツトおよびリセツト信号をANDゲートＧ
１，Ｇ２から受信し、トランジスタ１１，７，１
０の導通による矢符４の方向の励磁電流の供給
と、トランジスタ１２，９，８の導通による矢符
５の方向の励磁電流の供給とが達成される。ツエ
ナーダイオードDZ１，DZ２は、相互に逆方向と
なるように直列に接続されており、励磁電流によ
つて、リレーコイル３に発生するサージ電圧を抑
制する。 ANDゲートＧ１，Ｇ２にセツト出力QFとリセ
ツト出力Ｆとを与えるフリツプフロツプ１５
は、プリツト入力PRとクリア入力CLRとクロツ
ク入力CKとに応答して第１表の動作を行なう。

【表】ここでＬはローレベルまたは論理「０」を、Ｈ
はハイレベルまたは論理「１」を、ＸはＬまたは
Ｈのどちらでもよいことを、↓はクロツク入力が
順次的に連続して入力されることを、Ｔはセツト
出力QFとリセツト出力Ｆとがクロツク入力CK
の受信のたび毎に交互に変わるいわゆるトグルま
たはステツピング動作を、それぞれ表わす。タイマ１６は、無安定マルチバイブレータ１７
と、４段のトグル入力端子Ｔ１〜Ｔ４を有するフ
リツプフロツプ１８〜２１とを備える。ライン２
２からのクリア信号がハイレベルのとき、全ての
フリツプフロツプ１８〜２１のセツト出力Ｑ１〜
Ｑ４はローレベルとなり、リセツト出力１〜
４はハイレベルとなる。このタイマ１６におい
て、第２図１のように、無安定マルチバイブレー
タ１７から周期的な信号が導出される。第２図２
〜第２図５はフリツプフロツプＴ１〜Ｔ４のセツ
ト出力Ｑ１〜Ｑ４の出力状態を示す。リセツト出
力４は、無安定マルチバイブレータ１７からの
信号の第2⁴個目で、ハイレベルからローレベルに
なつて限時動作が完了する。このタイマ１６の限
時時間T1は、ラツチングリレー２のリレースイ
ツチ６がスイツチング態様を変えるに要する動作
時間よりもわずかに長く選ぶ。無安定マルチバイ
ブレータ１７は、リセツト出力４がハイレベル
のとき発振動作を行なう。入力端子P1にセツト信号を第３図１のように
入力すると、そのセツト信号は、ORゲートＧ３
からライン２２に与えられ、リセツト出力４は
第３図５のように限時時間T1だけハイレベルと
なる。セツト信号は反転回路２３を介してフリツ
プフロツプ１５のプリセツト入力PRに与えられ
る。そのためセツト出力QFとリセツト出力Ｆ
とは、第３図３および第３図４に示されるように
変化する。したがつて、ANDゲートＧ１の出力
は、第３図６のようになり、トランジスタ７はそ
のベース電位が第３図７のように変化し、限時時
間T1だけトランジスタ１１，７，１０が導通し
て励磁電流が矢符４の方向に流れる。入力端子P2にリセツト信号が第３図２のよう
に入力されると、タイマ１６からANDゲートＧ
２には第３図５の信号が与えられる。ANDゲー
トＧ２の出力は、第３図８のようになる。リセツ
ト信号は反転回路２４を介してフリツプフロツプ
１５のクリア入力CLRに与られる。そのためト
ランジスタＴ３のべースは第３図９のようにな
り、トランジスタ１２，９，８が限時時間T1だ
け導通してリレーコイル３には矢符５の方向に励
磁電流が流れる。入力端子Ｐ３にモノステーブル信号が第４図１
のように入力されると、直接に、また２つの縦続
接続された反転回路２５，２６を介して、排他的
論理和ゲートＧ６の両入力端子に信号が与えられ
る。反転回路２６の出力は、第４図２のようにモ
ノステーブル信号よりも遅延している。排他的論
理和ゲートＧ６は、両入力端子の論理レベルが相
互に異なるときに、ハイレベルの出力を導出する
機能を果し、その出力は第４図３のとおりであ
る。排他的論理和ゲートG6からの出力は、NOR
ゲートＧ５を介してフリツプフロツプ１５のクロ
ツク入力CKに与えられる。したがつてフリツプ
フロツプ１５は、入力端子Ｐ３からのモノステー
ブル信号の前縁と後縁とで排他的論理和ゲートＧ
６から得られるパルスに関連して安定状態を一旦
変えることになる。排他的論理和ゲートＧ６の出
力はまた、ORゲートＧ３からタイマ１６に入力
され、この限時時間だけ、リレーコイル３が励磁
されることは前のパラグラフで述べた動作と同様
である。入力端子Ｐ４にトグル信号が入力される
と、その信号はNORゲートＧ５に入力されると
ともに、ORゲートＧ３に入力される。こうして
トグル信号が与えられるたび毎に、フリツプフロ
ツプ１５はその安定状態を変え、これによつてリ
レースイツチ６のスイツチング態様が変わる。も
つと詳しく述べると、トグル信号は第５図１の波
形を有し、これによつてフリツプフロツプ１５の
セツト出力QFおよびリセツト出力４は第５図
２および３のように変化し、タイマ１６のリセツ
ト出力４は第５図４のように得られる。AND
ゲートＧ１，Ｇ２から出力は、第５図５および第
５図６のように変化し、トランジスタ７，９のベ
ース電位は第５図７および第５図８のように変化
する。こうしてリレースイツチ６のスイツチング
態様は第５図９のようにトグル信号の受信のたび
毎に変わることになる。もう１つのタイマ２７は、無安定マルチバイブ
レータ２８と、４つの縦続接続されたトグル入力
端子を有するフリツプフロツプ２９〜３２とを備
え、ライン３３からのクリア信号に応答してフリ
ツプフロツプ２９〜３２のリセツト出力Ａ〜
Ｄはハイレベルとなり、セツト出力Ａ〜Ｄは
ローレベルとなる。このようなタイマ２７の構成
は前述のタイマ１６の構成に類似する。注目すべ
きは、タイマ２７の限時時間T2は、ラツチング
リレー２の動作時間よりも長い予め定めた時間で
ある。入力端子Ｐ５からオフデイレー信号が入力され
ると、次のようにして、タイマ２７の限時時間
T2だけリレースイツチ６のスイツチング態様が
一旦変わる動作が達成される。オフデイレー信号
は、第６図１の波形を有し、タイマ２７のセツト
出力QDは、限時時間T2だけローレベルの第６図
２の波形を有する。セツト出力QDはANDゲート
G7の一方の入力に与えられるとともに、反転回
路３４を介して他方の入力に与えられる。反転回
路３４の出力は、第６図３のように、セツト出力
QDの反転波形であつて、しかも遅延している。
したがつてANDゲートＧ７の出力は、第６図４
のように限時時間T2経過後に得られる。ORゲー
トＧ８からは、第６図５のようにオフデイレー信
号とANDゲートＧ７からの出力とが、導出され
る。このORゲートＧ８からの出力は、NORゲー
トＧ５およびORゲートＧ３に与えられる。こう
してセツト出力QFおよびリセツト出力Ｆには、
第６図６および第７図７に示す波形が得られる。
タイマ１６のリセツト出力４は、第６図８に示
される。ANDゲートＧ１，Ｇ２の出力は、第６
図９および第６図１０にそれぞれ示される。トラ
ンジスタ７，９のベース電位は第６図１１および
第６図１２のように変化し、リレースイツチ６の
スイツチング態様は第６図１３のように変わる。
このようにしてオフデイレー信号が入力端子Ｐ５
に入力されてからタイマ２７によつて定められた
限時時間T2経過するまでの間、リレースイツチ
６のスイツチング態様が一時的に変わる。端子Ｐ６は、高電位の電源電極が接続される端
子であり、端子Ｐ７は低電位の接地される端子で
ある。リレーコイル３が接続される端子Ｐ８，Ｐ
９が設けられる。これらの端子Ｐ１〜Ｐ９は、本
件駆動回路が集積回路化されたときにおける外部
に接続される端子である。なお、端子Ｐ１０に抵
抗およびコンデンサを接続して無安定マルチバイ
ブレータ２８の周波数を変えることが可能であ
る。入力端子Ｐ４に、第７図のようにORゲートＧ
９を介する多数のトグル信号を与えるようにして
もよい。こうして入力数を増加することができ
る。ORゲートＧ９に代えて他のゲートたとえば
NANDゲートなどであつてもよい。第８図を参照して、外部から入力される信号の
ノイズやサージから本件駆動回路を保護し、誤動
作を防ぐために、端子３４からの信号は抵抗３５
を介してシユミツト回路３６に与えられる。シユ
ミツト回路３６からの出力は、所定の入力端子Ｐ
１〜Ｐ５に与えられる。抵抗３５とシユミツト回
路３６の入力との間に接続されたダイオード３
７，３８は、瞬時的な高電圧の正負のサージを逃
がす。低電圧のノイズは、シユミツト回路３６に
よつて、入力端子Ｐ１〜Ｐ５に入力されることが
防がれる。第９図を参照して、マイクロスイツチやリレー
スイツチ３９からの出力は、コンデンサ４０を介
して導出し、これによつてチヤツタなどに起因す
るノイズが入力端子Ｐ１〜Ｐ４に入力されること
が防がれる。シユミツト回路４１は、ノイズの混
入をさらに確実に防ぐ。第１０図を参照して、端子４２〜４６からの信
号は、シユミツト回路４８〜５２を介してAND
ゲートＧ９〜Ｇ１３の一方の入力に与えられる。
能動化信号は、端子４７からシユミツト回路５３
からANDゲートＧ９〜Ｇ１３の他方の入力に与
えられる。能動化信号が端子４７から入力されて
いるときにのみ、ANDゲートＧ９〜Ｇ１３を介
して入力端子Ｐ１〜Ｐ５に信号が受信されること
が許容される。シユミツト回路４８〜５３は、ノ
イズの混入を防ぐ。第１１図は、第１図の端子Ｐ１０に接続される
初期リセツトのための電気回路を示す。電源電圧
が端子５４に第１２図１のように与えられると、
非他的論理和ゲートＧ１４と反転回路５５，５６
とから成る回路における前記排他的論理和ゲート
Ｇ１４からは第１２図２のクリア信号が導出され
る。このようにして、電源投入によつて、タイマ
１６がクリアされることになる。したがつて電源
投入後、限時時間T1経過後にリセツト出力４
は必ずローレベルになる。そのためANDゲート
Ｇ１，Ｇ２の出力はローレベルに保たて、トラン
ジスタ９〜１２は遮断したままになつて、無駄な
電力消費が避けられる。またこのような初期リセ
ツト回路からの出力によつてフリツプフロツプ１
５を予め定める安定状態として、ラツチングリレ
ー２のリレースイツチを６を予め定めるスイツチ
ング態様とするようにしてもよい。第１３図を参照して、中央処理装置やプログラ
マブルリードオンリメモリなどからの複数の並列
伝送バス５７からの信号は、アドレス指定回路５
８に入力される。各バスには、切換えスイツチ５
９の一方の個別接点６０が接続され、また反転回
路６１を介して他方の個別接点６２に接続され
る。切換えスイツチ５９の共通接点６３はAND
ゲートＧ１５に接続される。図示の実施例では、
「1001」のアドレス信号がバス５７に与えられた
とき、ANDゲートＧ１５からのハイレベルの出
力が入力端子Ｐ１〜Ｐ５のいずれかに選択的に入
力される。第１４図を参照して、ラツチングリレー２に
は、リレーコイル３に磁気結合した検出コイル６
４が接続される。この検出コイル６４は、ラツチ
ングリレーのリレーコイル３に励磁電流が流れて
アマチアまたは可動接点が移動変位することによ
つて誘導起電力を発生する。この誘導起電力は、
アマチアの移動方向に応じて、トランジスタ６
５，６６のいずれかを遮断させる。そのためトラ
ンジスタ６５，６６からの出力は、ORゲートＧ
１６から微分回路６７を経て、一方極性のパルス
がフリツプフロツプ８０をリセツトする。フリツ
プフロツプ８０のセツト出力ＱはANDゲートＧ
１，Ｇ２に入力される。リセツト出力４のハイ
レベルによつてフリツプフロツプ８０はセツトさ
れ、ローレベルで反転回路８１の働きによつてリ
セツトされる。このようにして、リレーコイル３
には、アマチアが移動変位している期間だけ励磁
電流が供給され、無駄な電力消費が防がれる。ラ
ツチングリレー２が励磁されたにも拘らずアマチ
アが移動しなかつたときには、タイマ１６の限時
時間T1だけ電力が消費されるだけである。した
がつて電源およびリレーコイル３に関連するトラ
ンジスタ７〜１０が保護される。第１５図は、いわゆる２巻線形ラツチングリレ
ー６８を含むスイツチ回路６９を示す。このスイ
ツチ回路６９は、第１図示のスイツチ回路１に代
わるものである。ラツチングリレー６８は、一方
のリレーコイル７０に励磁電流が流れたとき外部
接続されるリレースイツチ７１のスイツチング態
様を変えて自己保持し、他方のリレーコイル７２
に励磁電流が流れたときリレースイツチ７１のス
イツチング態様が代わつて自己保持する。リレー
コイル７０，７２にはトランジスタ７３，７４が
直列にそれぞれ接続される。これらのトランジス
タ７３，７４のベースは、端子１３，１４にそれ
ぞれ接続される。このようなスイツチ回路６９も
また本発明に関連して実施されることができる。
リレーコイル７０，７２とトランジスタ７３，７
４との接続点７５，７６からの信号を検出するこ
とによつて、ラツチングリレー６８が動作したか
否かを間接的に確認することができる。第１６図を参照して、ラツチングリレー６８の
動作を直接に確認するために、リレースイツチ７
１と抵抗７８とを用いて、ライン７７に論理信号
を導出するようにしている。以上のように本発明によれば、第１タイマ１６
からの第１限時信号とフリツプフロツプ１５から
の信号を第１および第2ANDゲートＧ１，Ｇ２に
与え、これらのANDゲートＧ１，Ｇ２からの出
力をスイツチ回路１に与え、並列にツエナダイオ
ードZD１，ZD２を接続した１巻線形ラツチング
リレー２のリレーコイル３を駆動する。タイマ１
６からの第１限時信号は、第１発振回路１７に接
続された分周用の第１カウンタ１８〜２１からの
出力であるので、リレーコイル３を駆動する時間
であつて、たとえば0.3sec程度の比較的長い時間
を定めるために、外付けのコンデンサを必要とす
るような低い発振周波数で第１発振回路１７が発
振する必要がない。また入力信号の立上がりまた
は立下がり時にパルスを発生する回路にも、コン
デンサは不要であるので、集積回路化が容易であ
る。また、ツエナダイオードZD１，ZD２によるサ
ージ抑制回路を設けてあるので、トランジスタ７
〜１０がすべて遮断状態でも、リレーコイル３の
両端電圧はツエナ電圧以下に抑えられ、リレーコ
イル３の駆動用のトランジスタ７〜１０に高耐圧
は必要ではなく、さらに集積回路化が容易とな
る。さらに、一方導電型式の第１または第３トラン
ジスタ７，９と、他方導電型式の第２または第４
トランジスタ８，１０とが、コレクタが共通接続
されて直列に接続されており、その接続点間にリ
レーコイル３が接続される。一方導電型式のトラ
ンジスタのみを直列に接続するときは、直列回路
の一方のトランジスタのエミツタと他方のトラン
ジスタのコレクタとを接続して、この接続点にリ
レーコイル３を接続しなければならない。トラン
ジスタが導通状態のときには、エミツタとベース
間の電圧は、エミツタとコレクタとの間の電圧よ
りも大きくなる。一方導電型式のトランジスタの
みを直列に接続したときは、ベースの電位をコレ
クタの電位と同一電位にしたとしても、エミツタ
とコレクタとの間の電位差が大きくなり、トラン
ジスタでの電圧降下が大きくなる。このため、リ
レーコイル３の両端の電圧が低くなり、より高い
電源電圧を必要とする。またトランジスタの電力
消費も大きくなり、集積回路化が困難となる。発
明によれば、エミツタとコレクタとの間の電圧下
降を、エミツタとベース間の電位差よりも小さく
することができる。さらに第２および第４トランジスタ８，１０は
リレーコイル３の駆動時のみ導通するので、電力
消費を少なくすることができる。第１および第３
トランジスタ７，９の出力が一時的に短絡されな
いので、大きなスパイク電流が流れ、ノイズが発
生するような問題は生じない。さらに本発明によれば、検出コイル６４による
誘起起電力によつてリレーコイル３の励磁時間を
制御するようにしたので、電力消費量をさらに少
なくすることができる。さらにまた本発明によれば、いわゆる２巻線形
ラツチングリレー６８に対して、消費電力が少な
く、集積回路化が容易な電気回路で駆動すること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例の電気回路図、第２
図はタイマ１６の動作を説明するための波形図、
第３図はセツト動作を説明するための波形図、第
４図はモノステーブル動作を説明するための波形
図、第５図はトグル動作を説明するための波形
図、第６図はオフデイレー動作を説明するための
波形図、第７図は入力端子Ｐ４の入力数を増加す
るための回路を示す図、第８図〜第１０図は入力
端子Ｐ１〜Ｐ５に関連して接続されることができ
る回路を示す図、第１１図は端子Ｐ１０に接続さ
れることができる初期リセツト回路を示す図、第
１２図は第１１図の初期リセツト回路の動作を説
明するための波形図、第１３図はアドレス指定回
路５８の電気回路図、第１４図は本発明の他の実
施例の一部の電気回路図、第１５図および第１６
図は本発明の他の実施例のスイツチ回路６９の電
気回路図である。１，６９……スイツチ回路、１５……フリツプ
フロツプ、１６，２７……タイマ、３６，４１，
４８〜５３……シユミツト回路、５８……アドレ
ス指定回路、６４……検出コイル。

Claims

【特許請求の範囲】１スイツチ回路１であつて、一方導電型式の第１トランジスタ７と他方導電
型式の第２トランジスタ８とが、コレクタが共通
接続されて直列に接続されており、前記一方導電型式の第３トランジスタ９と前記
他方導電型式の第４トランジスタ１０とが、コレ
クタが共通接続されて直列に接続されており、前記第１トランジスタ７のベースは前記他方導
電型式の第５トランジスタ１１のコレクタからの
出力によつて駆動されるように接続されており、前記第３トランジスタ９のベースは前記他方導
電型式の第６トランジスタ１２のコレクタからの
出力によつて駆動されるように接続されており、前記第１および第２トランジスタ７，８の接続
点と前記第３および第４トランジスタ９，１０の
接続点との間に、相互に逆方向となるように直列
に接続される一対のツエナダイオードZD１，ZD
２とを含む、そのようなスイツチ回路１と、１巻線形ラツチングリレー２であつて、前記第１および第２トランジスタ７，８の接続
点に一方端子が接続され、前記第３および第４ト
ランジスタ９，１０の接続点に他方端子が接続さ
れるリレーコイル３と、リレーコイル３に流れる電流の向きに対応し
て、導通または遮断のスイツチング対応が変化す
るリレースイツチ６とを含む、そのようなラツチ
ングレー２と、クロツク入力端子CKにクロツク信号が入力さ
れるたび毎に、セツト出力端子QFから交互に異
なる論理値を表す信号を導出し、リセツト出力端
子Ｆからは前記セツト出力端子QFからの信号
の表す論理値を反転した論理値を表す信号を導出
するスイツチング制御用フリツプフロツプ１５
と、第１発振回路１７と、第１発振回路１７に接続
された分周用の第１カウンタ１８，１９，２０，
２１とを有し、第１カウンタ１８，１９，２０，
２１に前記クロツク信号が与えられた時点から、
前記ラツチングリレー２の動作時間よりもわずか
に長い予め定められた第１時間だけ継続する第１
限時信号を導出する第１タイマ１６と、スイツチング制御用フリツプフロツプ１５の前
記セツト出力QFからの信号と第１タイマ１６か
らの前記第１限時信号とに対応し、各信号の論理
積を表す出力を前記第５及および第４トランジス
タ１１，１０のベースに与える第1ANDゲートＧ
１と、スイツチング制御用フリツプフロツプ１５の前
記リセツト出力Ｆからの信号と第１タイマ１６
からの前記第１限時信号とに応答し、各信号の論
理積を表す出力を前記第６および第２トランジス
タ１２，８のベースに与える第2ANDゲートＧ２
と、第２発振回路２８と、第２発振回路２８に接続
された分周用の第２カウンタ２９，３０，３１，
３２とを有し、第２カウンタ２９，３０，３１，
３２はオフデイレー信号に応答し、オフデイレー
信号が与えられた時点から、前記ラツチングリレ
ー２の動作時間よりも長い予め定められた第２時
間だけ継続する第２限時信号を導出する第２タイ
マ２７と、第２カウンタ２９，３０，３１，３２からの第
２限時信号に応答し、論理レベルを反転した信号
を遅延して導出する反転回路３４と、第２カウンタ２９，３０，３１，３２および反
転回路３４からの信号に応答し、各信号の論理積
を表す信号を導出する第3ANDゲートＧ７と、前記オフデイレー信号および第3ANDゲートＧ
７からの信号に応答し、各信号の論理和を表す信
号を、前記スイツチング制御用フリツプフロツプ
１５のクロツク入力端子CKと、前記第１カウン
タ１８，１９，２０，２１とに与える手段Ｇ３，
Ｇ５，Ｇ８とを含むことを特徴とするラツチング
リレーの駆動回路。２スイツチ回路１であつて、一方導電型式の第１トランジスタ７と他方導電
型式の第２トランジスタ８とが、コレクタが共通
接続されて直列に接続されており、前記一方導電型式の第３トランジスタ９と前記
他方導電型式の第４トランジスタ１０とが、コレ
クタが共通接続されて直列に接続されており、前記第１トランジスタ７のベースは前記他方導
電型式の第５トランジスタ１１のコレクタからの
出力によつて駆動されるように接続されており、前記第３トランジスタ９のベースは前記他方導
電型式の第６トランジスタ１２のコレクタからの
出力によつて駆動されるように接続されており、前記第１および第２トランジスタ７，８の接続
点と前記第３および第４トランジスタ９，１０の
接続点との間に、相互に逆方向となるように直列
に接続される一対のツエナダイオードZD１，ZD
２とを含む、そのようなスイツチ回路１と、１巻線形ラツチングリレー２であつて、前記第１および第２トランジスタ７，８の接続
点に一方端子が接続され、前記第３および第４ト
ランジスタ９，１０の接続点に他方端子が接続さ
れるリレーコイル３と、リレーコイル３に流れる電流の向きに対応し
て、導通または遮断のスイツチング態様が変化す
るリレースイツチ６と、前記リレーコイル３に磁気結合した検出コイル
６４とを含む、そのようなラツチングリレー２
と、クロツク入力端子CKにクロツク信号が入力さ
れるたび毎にセツト出力端子QFから交互に異な
る論理値を表す信号を導出し、リセツト出力端子
ＱＦから前記セツト出力端子QFからの信号の表
す論理値を反転した論理値を表す信号を導出する
スイツチング制御用フリツプフロツプ１５と、第１発振回路１７と、第１発振回路に接続され
た分周用の第１カウンタ１８，１９，２０，２１
とを有し、第１カウンタ１８，１９，２０，２１
に前記クロツク信号が与えられた時点から、前記
ラツチングリレー２の動作時間よりもわずかに長
い予め定められた第１時間だけ継続する第１限時
信号を導出する第１タイマ１６と、前記検出コイル６４からの出力に応答し、第１
タイマ１６から前記第１限時信号が導出された時
点から、前記検出コイル６４からの出力が得られ
なくなる時点まで継続する検出信号を導出する検
出回路６５，６６，Ｇ１６と、検出回路６５，６６，Ｇ１６からの検出信号に
応答し、検出信号を微分した信号を導出する微分
回路６７と、第１タイマ１６からの前記第１限時信号および
微分回路６７からの信号に応答し、第１限時信号
の立上り時にセツトされ、第１限時信号の立下り
時または微分回路６７からの信号の入力時のうち
のいずれか早い方の時点でリセツトされる限時用
フリツプフロツプ手段８０，８１と、スイツチング制御用フリツプフロツプ１５の前
記セツト出力QFからの信号と、前記限時用フリ
ツプフロツプ手段８０，８１のセツト出力Ｑから
の信号とに応答し、各信号の論理積を表す出力を
前記第５および第４トランジスタ１１，１０のベ
ースに与える第1ANDゲートＧ１と、スイツチング制御用フリツプフロツプ１５の前
記リセツト出力Ｆからの信号と前記限時用フリ
ツプフロツプ手段８０，８１のセツト出力Ｑから
の信号とに応答し、各信号の論理積を表す出力を
前記第６および第２トランジスタ１２，８のベー
スに与える第2ANDゲートＧ２と、第２発振回路２８と、第２発振回路２８に接続
された分周用の第２カウンタ２９，３０，３１，
３２とを有し、第２カウンタ２９，３０，３１，
３２はオフデイレー信号に応答し、オフデイレー
信号が与えられた時点から、前記ラツチングリレ
ー２の動作時間よりも長い予め定められた第２時
間だけ継続する第２限時信号を導出する第２タイ
マ２７と、第２カウンタ２９，３０，３１，３２からの第
２限時信号に応答し、論理レベルを反転した信号
を遅延して導出する反転回路３４と、第２カウンタ２９，３０，３１，３２および反
転回路３４からの信号に応答し、各信号の論理積
を表す信号を導出する第3ANDゲートＧ７と、前記オフデイレー信号および第3ANDゲートＧ
７からの信号に応答し、各信号の論理和を表す信
号を、前記スイツチング制御用フリツプフロツプ
１５のクロツク入力端子CKと、前記第１カウン
タ１８，１９，２０，２１とに与える手段Ｇ３，
Ｇ５，Ｇ８とを含むことを特徴とするラツチング
リレーの駆動回路。３第１および第２トランジスタ７３，７４と、２巻線形ラツチングリレー６８であつて、前記第１トランジスタ７３に直列に接続される
第１リレーコイル７０と、前記第２トランジスタ７４に直列に接続される
第２リレーコイル７２と、第１および第２リレーコイル７０，７２の励磁
に対応したスイツチング態様となるリレースイツ
チ７１とを含む、そのようなラツチングリレー６
８と、クロツク入力端子CKにクロツク信号が入力さ
れるたび毎にセツト出力端子QFから交互に異な
る論理値を表す信号を導出し、リセツト出力端子
ＱＦからは前記セツト出力端子QFからの信号の
表す論理値を反転した論理値を表す信号を導出す
るスイツチング制御用フリツプフロツプ１５と、第１発振回路１７と、第１発振回路１７に接続
される分周用の第１カウンタ１８，１９，２０，
２１とを有し、第１カウンタ１８，１９，２０，
２１に前記クロツク信号が与えられた時点から、
前記ラツチングリレー６８の動作時間よりもわず
かに長い予め定められた第１時間だけ継続する第
１限時信号を導出する第１タイマ１６と、スイツチング制御用フリツプフロツプ１５の前
記セツト出力QFからの信号と第１タイマ１６か
らの前記第１限時信号とに応答し、各信号の論理
積を表す出力を前記第１トランジスタ７３のベー
スに与える第1ANDゲートＧ１と、スイツチング制御用フリツプフロツプ１５の前
記リセツト出力Ｆからの信号と第１タイマ１６
からの前記第１限時信号とに応答し、各信号の論
理積を表す出力を前記第２トランジスタ７４のベ
ースに与える第2ANDゲートＧ２と、第２発振回路２８と、第２発振回路２８に接続
された分周用の第２カウンタ２９，３０，３１，
３２とを有し、第２カウンタ２９，３０，３１，
３２はオフデイレー信号に応答し、オフデイレー
信号が与えられた時点から、前記ラツチングリレ
ー２の動作時間よりも長い予め定められた第２時
間だけ継続する第２限時信号を導出する第２タイ
マ２７と、第２カウンタ２９，３０，３１，３２からの第
２限時信号に応答し、論理レベルを反転した信号
を遅延して導出する反転回路３４と、第２カウンタ２９，３０，３１，３２および反
転回路３４からの信号に応答し、各信号の論理積
を表す信号を導出する第3ANDゲートＧ７と、前記オフデイレー信号および第3ANDゲートＧ
７からの信号に応答し、各信号の論理和を表す信
号を、前記スイツチング制御用フリツプフロツプ
１５のクロツク入力端子CKと、前記第１カウン
タ１８，１９，２０，２１とに与える手段Ｇ３，
Ｇ５，Ｇ８とを含むことを特徴とするラツチング
リレーの駆動回路。