JPH027491B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は動作後、制御信号の入力が断たれても
現状のリレー動作状態を保持するラツチングリレ
ーの駆動回路に関する。

この種、ラツチングリレーを用いてその制御信
号、即ちリレーの動作を持続するためのコイルへ
の継続した電流を不要とすることは既に知られて
いる。

例えば、日本国特許庁発行の実用新案出願公告
1977年第48702号公報（以下第１の先行技術とす
る）ドイツ連邦共和国発行特許第1279777号明細
書（以下第２の先行技術とする）が存在する。

これらは100V，200Vの電流電圧に直列にコン
デンサとラツチングリレーを接続し、スイツチの
オンでラツチングリレーに一方向の電流を流して
リレー動作させ、一定時間後コンデンサの充電で
電流をしや断し、ラツチングリレーはその後機械
的にその現状を保持する。而して次にスイツチを
オフにすればコンデンサが放電し、その放電々流
は例えばトランジスタ等の半導体スイツチング回
路を通つて前記ラツチングリレーに逆電流として
流れ、ラツチングリレーを逆反転動作させてい
る。

これらの欠点はコンデンサを用いており、その
容量から大きいものを必要とし、IC化が出来な
い。又、ラツチングリレーは小型のため、これら
コンデンサを駆動回路としてラツチングリレー内
に収納できない。

上記欠点を改善するため更に日本国特許庁発行
の特許出願公開1980年第80231号公報（以下第３
の先行技術とする）が存在する。

これはコンデンサを用いずして、トランジスタ
の組み合せによつて行つているが、これも前記の
先行技術と同じで100V，200Vの電源電圧に直列
トランジスタの駆動回路及びラツチングリレーを
接続している。

ところで、この第３の先行技術についてはコン
ピユータへの応用展開は出来ない。これは勿論、
第１，第２の先行技術についても同じである。

即ち、セントラル、プロセツシング、ユニツト
（CPU）の出力ビツトによつてラツチングリレー
を高速度で切換し、プログラマブル、ロジツクコ
ントローラ（PLC）につないでいる。

而して、このCPUは例えば８出力ビツトで、
その切換速度は10μsecという高速度となる。反面
ラツチングリレーの切換時間に要する時間、即ち
リレーのコイルに流してやる時間は100ｍsecと上
記速度と相当に掛け離れている。

従つて、第３の先行技術ではこの様な高速度の
切換えにはラツチングリレーが追随できず、又、
それを補足する回路も備えられていない。

本発明は、上述の技術的課題を解決し、ラツチ
ングリレーに関連する回路部分を集積回路化する
ことができ、しかも高速度の切換信号に対応する
ことができるようにしたラツチングリレーの駆動
回路を提供することを目的とする。

一，二の実施例を参照して本発明を詳細に説明
する。

このラツチングリレーの駆動回路は、第１図か
ら第１３図によると、その半導体スイツチング回
路１は、いわゆる１巻線形のラツチングリレー２
を含む。リレーコイル３に矢符４，５の方向に励
磁電流が流れたとき、外部接続されるリレースイ
ツチ６はその励磁電流の方向に対応したスイツチ
ング態様に変わり、励磁電流が流れなくなつた後
にもスイツチング態様を自己保持する。リレーコ
イル３の一方の端子は、第１および第２トランジ
スタ７，８の接続点８０に接続され、他方の端子
は第３および第４トランジスタ９，１０の接続点
８１に接続される。

増幅回路１１からの出力は、第４トランジスタ
１０のベースに与えられるとともに、反転回路Ｎ
１を介して第１トランジスタ７のベースに与えら
れる。もう１つの増幅回路１２からの出力は、第
２トランジスタ８のベースに与えられるととも
に、反転回路Ｎ２を介して第３トランジスタ９の
ベースに与えられる。ANDゲートＧ１，Ｇ２か
らの出力は、増幅回路１１，１２にそれぞれ与え
られる。

第２図は第１図に示されたフリツプフロツプ１
３の具体的な電気回路図である。セツト入力端子
Ｓからの第１の入力信号はNORゲートＧ３に入
力される。NORゲートＧ３には、抵抗１４、コ
ンデンサ１５および反転回路１６，１７から成る
遅延回路８２が直列に接続される。リセツト入力
端子Ｒからの第２の入力信号は、NORゲートＧ
４に入力される。これら第１，第２の入力信号の
切換速度はCPUの出力ビツトによる高速度での
切換で10μsecという時間値である。NORゲート
Ｇ４からの出力は、抵抗１８、コンデンサ１９お
よび反転回路２０，２１から成るもう１つの遅延
回路８３に与えられる。これら遅延回路８２，８
３は極めて短いノイズ信号をカツトしラツチング
リレー２が誤動作するのを防止する。反転回路１
７からの出力すなわちフリツプフロツプ１３の第
１の制御出力であるところのセツト出力QFは、
NORゲートＧ４に与えられる。また反転回路２
１からの出力すなわちフリツプフロツプ１３の前
記とは逆制御出力であるところのリセツト出力
Ｆは、NORゲートＧ３に入力される。NORゲー
トＧ３，Ｇ４にはトグル動作を行なうための回路
２２からの信号が与えられる。トグル入力端子Ｔ
からの信号は反転回路２３によつて反転され、そ
の反転出力は第３図１に示される。この反転回路
２３の出力は、反転回路２４、抵抗２５およびコ
ンデンサ２６を介してNANDゲート２７の一方
の入力に与えられる。反転回路２３の出力は、
NANDゲート２７の他方の入力に与えられる。
コンデンサ２６の出力は第３図２に示されてい
る。NANDゲート２７の出力は第３図３に示さ
れる。NORゲートＧ３の出力は第３図４に示さ
れており、反転回路１７からの出力すなわちフリ
ツプフロツプ１３のセツト出力QFは第３図５に
示されるとおりである。NORゲートＧ４の出力
は第３図６に示されており、反転回路２１からの
出力すなわちフリツプフロツプ１３のリセツト出
力Ｆは第３図７に示されている。このようなフ
リツプフロツプ１３によれば、それらのセツト出
力QFおよびリセツト出力Ｆは、時間Ｔ１，Ｔ
２の間だけ同一値となる。ここで第１，第２の入
力信号と他のノイズ信号とも時間的に識別してい
る。

第４図は、パルス化回路２９の具体的な電気回
路を示す。パルス化回路２８，３０，３１は、パ
ルス化回路２９と同様な構成を有する。パルス化
回路２８〜３１は抵抗３２〜３６および積分形の
コンデンサ３７〜４１ならびに反転回路４２〜４
５を含み、NANDゲートＧ６には積分コンデン
サ４０，４１の出力が入力される。第５図１に示
す入力信号が与えられると、反転回路４２〜４５
からは第５図２〜第５図５に示す出力がそれぞれ
得られる。NANDゲートＧ６からは、第５図６
に示す出力が導出される。このようなパルス化回
路２８〜３１によれば、第６図１に示すようにた
とえば30μsec未満のパルス４６〜４８が入力され
た場合においても、反転回路４２からの出力は第
６図２のように変化応答せず、ノイズによる誤動
作を防ぐことができる。なおパルス化回路２８で
は、NANDゲートＧ６に代えて、排他的論理和
ゲートが用いられる。

タイマ４９は、継続接続されたたとえば４つの
トグル入力端子Ｔを有するフリツプフロツプ５０
〜５３と、初段のフリツプフロツプ５０に第７図
１に示す周期的信号を入力する無安定、単安定マ
ルチバイブレータ５４とを含み、最終段のフリツ
プフロツプ５３のリセツト出力４がハイレベル
であるときマルチバイブレータ５４が発振動作を
行なう。第７図２〜第７図５はフリツプフロツプ
５０〜５３のセツト出力Ｑ１〜Ｑ４の波形を示
す。

端子５５には電源電圧が与えられる。電源投入
によつて、微分コンデンサ５６と、抵抗５７とに
よつて生じたパルスは、フリツプフロツプ５０〜
５３をセツトして、リセツト出力４をローレベ
ルにするとともに、ORゲートＧ１５を介してフ
リツプフロツプ１３のリセツト入力端子Ｒに与え
られ、フリツプフロツプ１３をリセツトしてセツ
ト出力QFをハイレベルにし、リセツト出力Ｆ
をローレベルにする。

入力端子Ｐ１にモノステーブル信号が第８図１
のように入力された場合を想定する。この信号
は、シユミツト回路５８によつて、その立上りお
よび立下り時における誤動作が生じないように、
また低レベルのノイズによつて誤動作が生じない
ように、レベル弁別されて、パルス化回路２８に
よつてパルス化される。

第９図１および第９図２は、パルス化回路２８
の入力および出力を示す。第９図３は、２重動作
禁止回路５９に含まれるNORゲートＧ７の出力
波形を示す。NANDゲートＧ８からは、第９図
３の波形を反転した波形を有する信号が出力さ
れ、フリツプフロツプ１３のトグル入力端子Ｔに
与えられる。そのためフリツプフロツプ１３のセ
ツト出力QFは、第９図４のように立上り、リセ
ツト出力Ｆは、第９図５のように立下る。した
がつてセツト出力QFとリセツト出力Ｆとが入
力されるNANDゲートＧ１０の出力は、第９図
６のとおりとなり、両出力QF，Ｆがともにハ
イレベルの期間だけローレベルの出力を導出し
て、タイマ４９のフリツプフロツプ５０〜５３を
リセツトし、またANDゲートＧ１，Ｇ２のAND
条件の成立を阻止する。フリツプフロツプ５３の
リセツト出力４は、NANDゲートＧ１０の出
力によつてハイレベルとなり、タイマ４９の限時
動作が開始される。フリツプフロツプ５２，５３
からのリセツト出力３、４は第９図７および
第９図８に示されている。２重動作禁止回路５９
のNORゲートＧ９には、これらのリセツト出力
Ｑ３，４が入力され、そのNORゲートＧ９の
出力は第９図９に示されている。NORゲートＧ
９からの出力がローレベルである時間Ｔ４は、タ
イマ４９の限時時間Ｔ３の1/2であり（T4＝
T3／２）、この期間Ｔ４中はNANDゲートＧ８
からフリツプフロツプ１３に次のトグル信号が入
力されることが禁止される。したがつて近接する
連続した信号がNORゲートＧ７に入力された場
合には、フリツプフロツプ１３が安定状態を変え
ることなく、ノイズなどによる誤動作が防がれ
る。フリツプフロツプ５３のリセツト出力４か
らの出力は、ANDゲートＧ１，Ｇ２に与えられ
る。限時時間Ｔ３の経過後にANDゲートＧ１か
らの出力は、増幅回路１１を経て第１および第４
トランジスタ７，１０を導通させる。そのためリ
レーコイル３には矢符４の方向の励磁電流が流れ
る。ANDゲートＧ１からの出力は第８図２に示
される。この限時時間とはラツチングリレー２の
リレーコイル３の切換時間に要する時間で、実験
では100ｍsecとした。

入力端子Ｐ１に与えられた第８図１のモノステ
ーブル信号の立下り時にもまた、パルス化回路２
８から信号が２重動作禁止回路５９を介してフリ
ツプフロツプ１３のトグル入力端子Ｔに入力され
る。そのためフリツプフロツプ１３の安定状態が
変わり、ANDゲートＧ２からは第８図３の出力
が導出される。したがつて第２および第３トラン
ジスタ８，９が導通し、リレーコイル３には励磁
電流が矢符５の方向に限時時間Ｔ３だけ流れる。

タイマ４９の限時時間Ｔ３は、ラツチングリレ
ー２のリレースイツチ６が切換わるに要する動作
時間よりもわずかに長く選ばれる。

トグル信号が入力端子２に第１０図１のように
与えられると、その信号はシユミツト回路６０お
よびパルス化回路２９を介して２重動作禁止回路
５９に入力される。こうしてANDゲートＧ１，
Ｇ２からは第１０図２および第１０図３のように
出力がそれぞれ導出される。そのため、リレース
イツチ６はトグル信号の入力のたび毎にスイツチ
ング態様を変える。

入力端子Ｐ３にセツト信号が第１１図１のよう
に与えられると、そのセツト信号はシユミツト回
路６１、パルス化回路３０およびORゲートＧ１
４を介してフリツプフロツプ１３をセツトする。
ANDゲートＧ１からは、セツト信号が入力され
るたび毎に第１１図２で示される信号が導出され
る。ANDゲートＧ２の出力は第１１図３のよう
にローレベルのままである。

入力端子Ｐ４にリセツト信号が第１２図１のよ
うに入力されると、そのリセツト信号はシユミツ
ト回路６２、パルス化回路３１およびORゲート
Ｇ１５を介してフリツプフロツプ１３をリセツト
する。そのためANDゲートＧ２からは第１２図
３のパルスが導出され、しかるにANDゲートＧ
１の出力は第１２図２のようにローレベルのまま
である。

第１３図は、いわゆる２巻線形ラツチングリレ
ー６８を含む半導体スイツチング回路６９を示
す。このスイツチング回路６９は、第１図示のス
イツチング回路１に代わるものである。ラツチン
グリレー６８は、一方のリレーコイル７０に励磁
電流が流れたとき外部接続されるリレースイツチ
７１のスイツチング態様を変えて自己保持し、他
方のリレーコイル７２に励磁電流が流れたときリ
レースイツチ７１のスイツチング態様が変わつて
自己保持する。リレーコイル７０，７２には、ト
ランジスタ７３，７４が直列にそれぞれ接続され
る。これらのトランジスタ７３，７４のベース
は、増幅回路１１，１２にそれぞれ接続される。
このような半導体スイツチング回路６９もまた本
発明に関連して実施されることができる。リレー
コイル７０，７２とトランジスタ７３，７４との
接続点７５，７６からの信号を検出することによ
つてラツチングリレー６８が動作したか否かを間
接的に確認することができる。

再び第１図を参照して、安定化された出力電圧
Vccを有する定電圧電源からの出力は、抵抗８４
とコンデンサ８５とから成る直列回路に与えられ
る。コンデンサ８５の出力は、ANDゲートＧ１
１の一方の入力に与えられるとともに、レベル弁
別機能を有する反転回路Ｎ３を介してANDゲー
ト１１の他方の入力に与えられる。電源投入時お
よび瞬時停電からの回復時などには、コンデンサ
８５が充電されてゆき、その出力電圧が上昇して
ゆく。コンデンサ８５の出力電圧が、反転回路Ｎ
３の弁別レベル未満であるときはANDゲートＧ
１１からはハイレベルの信号が導出される。これ
によつてタイマ４９に含まれるフリツプフロツプ
５０〜５３がリセツトされる。反転回路Ｎ３の弁
別レベルは、前記定電圧電源からの出力によつて
付勢される図示の残余の回路素子が正常な動作を
することができる最低の電圧以上に選ばれる。

反転回路Ｎ３からの出力は、ANDゲートＧ１
２，Ｇ１３の各一方の入力に与えられる。前記定
電圧電源の出力はまた、抵抗８６とスイツチ８７
とから成る直列回路に与えられる。抵抗８６とス
イツチ８７との接続点８８からの出力は、AND
ゲートＧ１３の他方の入力に与えられるととも
に、反転回路Ｎを介してANDゲートＧ１２の他
方の入力に与えられる。ANDゲートＧ１２から
の出力は、ORゲートＧ１４を介してフリツプフ
ロツプ１３をセツトする。ANDゲートＧ１３か
らの出力は、ORゲートＧ１５を介してフリツプ
フロツプ１３をリセツトする。

スイツチ８７を遮断した状態において電源投入
時および瞬時停電からの回復時などでコンデンサ
８５の出力電圧が反転回路Ｎ３の弁別レベル未満
であるときには、ANDゲートＧ１３からはハノ
レベルの信号が導出される。これによつてフリツ
プフロツプ１３がリセツトされる。スイツチ８７
を導通した状態において電源投入時および瞬時停
電からの回復時などでコンデンサ８５の出力電圧
が反転回路Ｎ３の弁別レベル未満であるときに
は、ANDゲートＧ１２からハイレベルの信号が
導出され、これによつてフリツプフロツプ１３が
セツトされる。コンデンサ８５の出力電圧が反転
回路Ｎ３の弁別レベル以上になると、ANDゲー
トＧ１１，Ｇ１２，Ｇ１３の出力はローレベルと
なり、入力端子Ｐ１〜Ｐ４からの信号に従つて前
述の動作が行なわれることができる。

本発明の他の実施例として、スイツチ８７をラ
ツチングリレー２のリレースイツチとし、リレー
コイル３に矢符４の方向に励磁電流が流れたとき
スイツチ８７が導通し、それとは逆の矢符５の方
向に励磁電流が流れたときスイツチ８７が遮断す
るように構成してもよい。これによつてラツチン
グリレー２のリレースイツチ６のスイツチング態
様は電源投入前および瞬時停電発生前におけるリ
レースイツチ６のスイツチング態様が電源投入後
および瞬時停電の回復後においても常にリセツト
状態に戻し、CPUの例えば８ビツト中に接続さ
れた１つのラツチングリレーがセツト状態となつ
て所定のプログラムと異なる状態のなきことを果
すオートセツト、リセツトとなる。

上述のごとく本発明によれば、第１および第２
の入力信号がフリツプフロツプによつて応答され
ると共に、出力として第１の制御信号と逆制御信
号とを交互に送り出し、タイマ回路に引き込ん
で、限時出力とし、第１および第２の入力信号が
極めて短い時間であつてもラツチングリレーが必
要とする動作電流時間に亘つて半導体スイツチン
グ回路をオンに付勢維持するので、高速度の切換
信号に対応することができるとともに集積回路化
が可能となり、ラツチングリレーの駆動回路およ
びその応用回路の製造における技術的価値が大で
ある。しかも、半導体スイツチング回路の電源電
圧を検出し、その電源電圧が予め定める弁別レベ
ル未満であるときに前記フリツプフロツプを予め
定める安定状態としたので、例えばリレー動作中
に停電等の電源供給がストツプしても常にリセツ
ト状態とし、多数リレー中の１個のみがセツト状
態となることを防止することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の電気回路図、第２
図はフリツプフロツプ１３の具体的な電気回路
図、第３図はそのフリツプフロツプ１３の動作を
説明するための波形図、第４図はパルス化回路２
８〜３１の具体的な電気回路図、第５図および第
６図はパルス化回路２８〜３１の動作を説明する
ための波形図、第７図はタイマ４９の動作を説明
するための波形図、第８図はモノステーブル動作
を説明するための波形図、第９図は２重動作禁止
回路５９の動作を説明するための波形図、第１０
図はトグル動作を説明するための波形図、第１１
図はセツト動作を説明するための波形図、第１２
図はリセツト動作を説明するための波形図、第１
３図は他の半導体スイツチング回路６９の電気回
路図である。 １，６９…半導体スイツチング回路、２…ラツ
チングリレー、１３，５０〜５３…フリツプフロ
ツプ、２８〜３１…パルス化回路、４９…タイマ
回路、５８，６０〜６２…シユミツト回路、５９
…２重動作禁止回路。

Claims (1)

【特許請求の範囲】
1. １ 第１の入力信号に応答して制御信号を出力
   し、第２の入力信号に応答して前記とは逆制御信
   号を出力し、この第１の入力信号から第２の入力
   信号までの間は制御信号の出力を断つてもラツチ
   ングリレーが現状のリレー動作状態を保持するラ
   ツチングリレーの駆動回路において、前記第１お
   よび第２の入力信号はフリツプフロツプによつて
   応答されると共に、このフリツプフロツプからは
   安定状態の変化で第１の制御信号と逆制御信号と
   を交互に出力し、このフリツプフロツプからの制
   御信号の出力はタイマ回路に引き込まれ、このタ
   イマ回路は限時出力によつてラツチングリレーを
   駆動する半導体スイツチング回路を一定時間制御
   し、この限時出力時間は、タイマ回路が制御信号
   に応答してから前記第１および第２の入力信号が
   極めて短い時間であつてもラツチングリレーが必
   要とする動作電流時間に亘つて前記半導体スイツ
   チング回路をオンに付勢維持する時間とするとと
   もに、半導体スイツチング回路の電源電圧を検出
   し、その電源電圧が予め定める弁別レベル未満で
   あるときに前記フリツプフロツプを予め定める安
   定状態としたオートセツト、リセツト回路を備え
   たことを特徴とするラツチングリレーの駆動回
   路。