JPH0415955A - 半導体装置の入力回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は半導体装置の入力回路の製造方法に関するも
ので、特に、内部回路が入力信号のサージ電圧の影響を
受けない入力回路の製造方法に関するものである。

［従来の技術］ 第７図はこの発明が適用される半導体装置の模式的なブ
ロック図である。第７図を参照して、この発明が適用さ
れる半導体集積回路デバイス３１は、外部入力端子３２
から外部信号を受け、それを入力保護回路３３を介して
内部回路に信号を伝達している。第７図に示すように、
一般に半導体集積回路デバイス３１においては、通常、
外部入力端子３２からのサージ電圧による内部回路の破
壊を防ぐために、外部入力端子３２と内部回路の間に人
力保護回路３３とよばれる回路が設けられている。

なお、本願発明は、外部入力端子３２にアンダーシュー
トなどのサージ電圧が印加されたとき、入力信号が拡散
層、ウェル層を介して基板と通じている部分からの電子
注入によって生じる問題を解決できる半導体装置の製造
方法に関するものであるので、特に第７図に示した入力
保護回路３３のみに関するものではない。なお、入力回
路の詳細については、たとえば米国特許４．　６９２．
　７８１”Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　　Ｄｅｖｉｃ
ｅ　　Ｗｉｔｈ　　Ｅｌｅｃｔｒｏｓｔａｔｉｃ　　Ｄ
ｉｓｃｈａｒｇｅ　　Ｐｒｏｔｅｃｔｉｏｎ”に記載さ
れている。

次に第８図を参照して、たとえばアンダーシュートによ
る半導体装置に対する問題点について説明する。第８図
は半導体装置の一例としてのダイナミックＲＡＭ　（以
下ＤＲＡＭと略す）の模式図である。第８図を参照して
ＤＲＡＭは入力回路４０と複数のメモリセル４３とを含
む。入力回路４０はＮ３拡散層４７と、Ｎ゛拡散層４７
に接続された入力端子４６とを含む。メモリセル４３は
ＮＭＯ８Ｉ−ランジスタ４４と、キャパシタ４５とを含
む。Ｎ“拡散層４７は入力端子４６に接続されている。

さらにＮ＋拡散層４７は高電圧が印加された場合にその
電圧を逃がすためのＮＭＯ８ｈランジスタ４２の一部を
形成している。

このような構造を有するＤＲＡＭにおいては、たとえば
入力信号のアンダーシュートがメモリセルの特性に大き
な影響を及ぼす。たとえば、第８図を参照して入力端子
４６から入力信号のアンダーシュートが入力されると、
Ｐ型半導体基板４１に図の点線で示すように少数キャリ
アである電子が注入される。そして、その電子がメモリ
セル４３に到達し、そのメモリセル４３に蓄えられた電
荷情報を破壊するという現象が起こり得る。メモリセル
４３と入力回路４０とが接近していると、注入電子がメ
モリセル４３に到達しやすく、特にこの現象が生じやす
い。このような現象を防ぐため、メモリセル４３と入力
回路４０との距離を十分にとるとともに、通常半導体基
板４１上に基板電圧発生回路を設け、基板に負の電圧■
ＢＢを印加している。

次に上記のような問題点を解消した従来の入力回路の製
造方法について説明する。第９図は特開昭６２−２２４
０５７号公報に開示された従来の入力回路の構造を示す
模式図である。

第９図を参照して、従来の入力回路は、Ｐ型半導体基板
５１の主表面上に形成されたＰウェル５５と、Ｐウェル
５５を取囲むように設けられたＮ１拡散層５２．６０．
６０と、Ｐウェル５５の主表面上に形成されたＮ０拡散
層６２．６２．６４と、Ｐ°拡散層６３．６３とを含む
。Ｎ′拡散層６４に入力電圧が印加され、Ｎ１拡散層６
２．６４とその間の主表面上に形成された導体層とでＮ
ＭＯＳトランジスタが形成され、Ｐ９９拡散６３．６３
に基板バイアス電位ＶＢＢが印加されている。

次に第１０Ａ図〜第１０Ｆ図を参照して第９図に示した
従来の半導体装置の入力回路の製造方法について説明す
る。まず第１０Ａ図を参照してＰ型半導体基板５１の主
表面上にＮ゛拡散層５２がイオン注入によって形成され
る。次に第１０Ｂ図を参照して　Ｎ　＋拡散層５２の上
を覆ってたとえばＰ型のエピタキシャル層５３が形成さ
れる。次に第１０Ｃ図を参照して、Ｐ型エピタキシャル
層５３の主表面上の所定の位置にＮウェル５４．５４が
形成される。次に第１０Ｄ図を参照して、Ｐエピタキシ
ャル層５３の主表面上にＰイオン注入が行なわれ、Ｐウ
ェル５５が形成される。次に第１０Ｅ図を参照して、Ｐ
ウェル５５、Ｎウェル５４．５４の主表面上に素子分離
のための酸化膜５６．５６．５７．５７．５８．５８が
形成される。

次に第１０Ｆ図を参照して、酸化膜５７と酸化膜５６と
の間にイオン注入によってＮウェル６０．６０が形成さ
れる。これによって、図に示すようにＰウェル５５が３
つのＰウェル５５．５９．５９に分けられ、Ｐウェル５
５がＮ０拡散層５２．６０．６０によって囲まれる。次
に酸化膜５７．５８によって囲まれる２つの領域にＰ“
拡散層６３．６３が形成され、２つの酸化膜５８．５８
の間のＰウェル５５の主表面上に３つのＮ“拡散層６２
．６２．６４が形成される。これらＮ＋拡散層６２．６
２．６４を用いて２つのＮＭＯＳトランジスタが形成さ
れ、第９図に示すような構造が形成される。

［発明が解決しようとする課題］ 従来の半導体装置の入力回路の製造方法は上記のように
して行なわれた。イオン注入だけでなく、エピタキシャ
ル層の成長もしくはそれに準する技術が必要で、非常に
複雑なプロセスフローをへなければ入力回路の製造が行
なわれなかった。

この発明は上記のような問題点を解消するためになされ
たもので、少ない工程で容易に行なうことができる半導
体装置の入力回路の製造方法を提供することである。

［課題を解決するための手段］ この発明に係る半導体装置の入力回路の製造方法は、主
表面を有し第１導電型の半導体基板の主表面上に第１導
電型と異なる第２導電型の不純物領域を形成するステッ
プと、第２導電型の第１の不純物領域内でかつ主表面上
に第１導電型の第１の領域を形成するステップと、第１
導電型の第１の領域内に入力電圧を印加するための第２
導電型の第２の領域を形成し、かつ第２導電型の第１の
領域の主表面上に所定の電位に保持された第２導電型の
第３の領域を形成するステップとを含み、入力電圧は半
導体基板の主表面上に形成された内部回路に印加され、
第１導電型の第１の領域と第２導電型の第２の領域とで
Ｐ−Ｎ接合が形成され、それによって入力電圧に余分な
電圧が印加されることによりＰ−Ｎ接合が導通したとき
、余分な電圧により生じた電流が第２導電型の第３の領
域を通して吸収される。

［作用コ この発明に係る半導体装置の入力回路の製造方法におい
ては、エピタキシャル層の成長もしくはそれに準する技
術を使用することなく、導伝形式の異なる不純物領域を
順次形成していくだけで半導体装置の入力回路が製造で
きる。

［発明の実施例］ 次に第１Ａ図〜第１Ｅ図を参照してこの発明に係る半導
体装置の入力回路の製造方法について説明する。この発
明に係る半導体装置の入力回路の製造方法においてはま
ずＰ型半導体基板１の主表面上にイオン注入によってＮ
ウェル３が形成される。次にＮウェル３に隣接した領域
にイオン注入によってＰウェル１２．１２が形成される
。次に第１Ｃ図を参照して、Ｎウェル３の主表面上にイ
オン注入によってＰウェル２が形成される。次に第１Ｄ
図に示すように、Ｐウェル２、Ｎウェル３、Ｐウェル１
２の主表面上の所定の位置に酸化膜４が形成される。

次に第１Ｅ図に示すように、Ｐウェル２の主表面上に３
つのＮ１拡散層８．９．９と、１つのＰ０拡散層１３と
が形成され、Ｎウェル３の主表面上に２つのＮ３拡散層
１０．１０が形成される。

Ｐウェル２の主表面上に形成された２組の２つのＮ＋拡
散層８．９によってＮＭＯ３）ランジスタ５．５が形成
される。ＮＭＯ３）ランジスタ５のゲート電極およびソ
ース領域となるＮ“拡散層、９．９とは接地電位に保持
される。Ｐウェル２の主表面上に形成されたＰ０拡散層
１３には基板バイアス電圧ＶＢＢが印加され、Ｎウェル
３の主表面上に形成されたＮ３拡散層１０．１０には入
力電圧ｖｃｃが印加される。ＮＭＯＳトランジスタ５．
５のドレイン領域となるＮ゛拡散層８には入力抵抗６を
介して入力信号が印加される入力端子７が接続される。

入力端子７から入力された信号は入力抵抗６を通って半
導体基板１の主表面上に形成された図示のない内部回路
へ伝達される。

以上、第１Ａ図〜第１Ｅ図に示したようにこの発明によ
る半導体装置の入力回路の製造方法は第１０Ａ図〜第１
０Ｆ図および第９図に示した方法に比べて工程数が非常
に少なくかつエピタキシャル成長やそれに準する技術を
用いることなく、単に異なる導伝形式のイオン注入を繰
返すだけで半導体装置の入力回路が製造できる。

次に第１Ｅ図に示したこの発明に係る入力回路の動作に
ついて第１Ｅ図および等価回路を示す第２図を用いて説
明する。外部入力信号は入力端子７から印加され、入力
抵抗６を通して内部回路へ伝達されるとともに、Ｎ”拡
散層８に印加される。

ＮＭＯＳトランジスタ５は、ゲート酸化膜が非常に厚く
、そのゲート電位は０■になっており、通常はオフ状態
にある。しかしながら入力端子に高い静電パルスが加わ
り、Ｎ＋拡散層８に高電圧が印加されたときＮＭＯＳト
ランジスタ５はパンチスルーを起こしてＯＮ状態となり
、高電圧を接地電位に逃がし、内部回路においてゲート
破壊を起こさないようにしている。Ｎ１拡散層８にオー
バーシュートが印加された場合は、Ｎ＋拡散層８とＰウ
ェル２の間のＰ−Ｎ接合は、逆方向にバイアスされるこ
さになるので半導体基板１への電子注入は起こらない。

次にＮ゛拡散層８にアンダーシュートが印加された場合
は、基板１には負電圧ｖＢＢが印加されて入るので、Ｐ
−Ｎ接合の拡散電位を■。とすると、　　（ｌ　Ｖａ　
Ｂ　ｔ　＋ｖＤ）Ｖの７　ンダーシュートまでは、Ｎ０
拡散層８と、Ｐウェル２の間のＰ−Ｎ接合が逆方向にバ
イアスされることになるので、基板１への電子注入を防
ぐことができる。たとえばＶＤ＝０．８Ｖ、ＶＢ　Ｂ　
＝　　３Ｖとすると、約−３，８■程度のアンダーシュ
ートまでは、基板への電子注入を防ぐことができる。し
かし、複数のＤＲＡＭをボード上に実装し、それらをシ
ステムの中で動させる場合は、それ以上のアンダーシュ
ートがこのＤＲＡＭに印加される場合も考えられる。こ
の場合には、上にのべたＮ＋拡散層８と、Ｐウェル２の
間のＰ−Ｎ接合に逆方向電圧がバイアスされることにな
る。したがって、基板への電子注入が起こりそれによっ
てメモリセル蓄積情報が破壊される場合が考えられる。

また、このような基板への電子注入は基板電位そのもの
にも影響を及ぼし、ＤＲＡＭの重要な特性であるリフレ
ッシュ特性や、ソフトエラー率の劣化、あるいはメモリ
トランジスタのしきい値ＶＴ）ｌｓメモリトランジスタ
の電流供給能力ベータといったトランジスタ特性の変動
等を引起こす可能性もある。

そこで、この発明による入力回路では、基板に負電圧Ｖ
ＢＢを印加するだけでなく、寄生バイポーラトランジス
タ１１を利用して基板への電子注入の防止を行なってい
る。すなわち、第１Ｅ図において、Ｐウェル２と、Ｎ゛
拡散層８と、Ｎウェル３からなる領域を形成し、この領
域の電位を電源電圧■ｃｃに固定している。このような
領域を設けることにより、Ｎ０拡散層８、Ｎウェル３、
Ｐウェル２の間に寄生バイポーラＮＰＮ）ランジスタ１
１が形成される。

Ｎ０拡散層８に絶対値が（ｌ　Ｖｅ　ａ　ｌ　＋ｖｏ）
■より小さなアンダーシュートが印加されるときは、こ
の寄生バイポーラトランジスタ１１はＯＦＦ状態である
が、絶対値が（ｔ　Ｖａ　ｓ　ｌ　＋ｖＤ）■をこえる
アンダーシュートが印加されたときは、寄生バイポーラ
トランジスタ１１はＯＮ状態になる。このとき、通常Ｎ
ウェル３の電気抵抗の方が基板１の電気抵抗よりはるか
に小さいので　Ｎ　４拡散層８からの注入電子のほとん
どは基板１の方へ流れず、Ｎ９拡散層１０を通して電源
電圧ｖｅＣに流れることになる。

第３図は本発明の他の実施例による入力回路であり、第
４図はその等価回路図である。第１図に示した実施例と
異なる点は、ＮＭＯＳトランジスタ５のゲート電極が入
力側に接続されていることである。ＮＭｏ５トランジス
タ５はゲート酸化膜が非常に厚く、そのしきい値電圧は
非常に高いため、通常はＯＦＦ状態である。しかし、入
力端子に高い正電パルスが加わり、Ｎ°拡散層８および
ＮＭＯＳトランジスタ５のゲート電極に高電圧が以下さ
れると、ＮＭＯＳトランジスタ５はＯＮ状態となり、高
電圧を接地電位に逃がし、その結果内部回路においてゲ
ート破壊等が生じない。

入力信号にオーバーシュートやアンダーシュートが加わ
った場合には、先の実施例と同様の動作が行なわれ、同
様の効果を奏する。

上述の２つの実施例（第１図〜第４図）においては、Ｐ
ウェル２の電位を基板電圧ＶａＳに設定しているが、こ
の電圧は接地電位以下の負の電圧であれば差支えない。

たとえば、Ｐウェル２の電位を接地電位にした場合、Ｎ
＋拡散層８に−ＶＤをこえる入力アンダーシュートが印
加されると、ＮＰＮ寄生バイポーラトランジスタ１１が
ＯＮ状態になり、Ｎ″″拡散層８から注入される電子は
、Ｎウェル３、Ｎ９拡散層１０を介してＶｃｃに流れる
ことになる。このときも、基板に少数キャリアを注入す
ることなく、基板電圧に何ら影響を及ぼさないという点
で上述と同様の効果を奏することになる。またＰウェル
２の電位を正の電圧値にすると、Ｎ１拡散層８とＰウェ
ル２の間のＰ−Ｎ接合が入力にアンダーシュートがない
通常の動作時にも順方向にバイアスされる場合があるの
で、Ｐウェル２の電位が正の電圧値であってはいけない
。さらに、上述の２つの実施例（第１図〜第４図）では
、Ｎウェル３の電位をＶＣＣとしているがこの電位も接
地電位以上の電圧であれば差支えない。ただし、Ｐウェ
ル２とＮウェル３の間のＰ−Ｎ接合、あるいは、Ｐ型半
導体基板１とＮウェル３の間のＰ−Ｎ接合が容易に順方
向にバイアスされることのないように、Ｐウェル２とＮ
ウェル３の電位差および、Ｎウェル３とＰ型基板１との
間には適当な電位差がある方が望ましい。

第５図は本発明のさらに他の実施例であり、第６図はそ
の等価回路図である。先の２つの実施例と異なり、Ｎ型
半導体基板１４の上にＰウェル１６を設け、その中にさ
らにＮウェル１５を設け、その中にゲート酸化膜の非常
に厚いＰＭＯＳトランジスタ１７からなる入力保護回路
が形成されている。Ｎウェル１５は電源電圧Ｖｃｃに接
続されており、Ｐウェル１６は接地電位に接続されてい
る。またＮ型半導体基板１４はＶ。Ｃに接続されている
。

Ｐ゛拡散層１８に入力アンダーシュートや（Ｖ。。＋Ｖ
Ｄ）■より小さい入力オーバーシュートが印加された場
合は　Ｐ　＋拡散層１８とＮウェル１５の間のＰ−Ｎ接
合は逆方向にバイアスされることになるので基板に少数
キャリアである正孔が注入されることはない。次にＰ＋
拡散層１８に（ｖｃ　ｅ　十ＶＤ）Ｖをこえる入力オー
バーシュートが印加された場合は、ＰＮＰ寄生バイポー
ラトランジスタ１９がＯＮ状態になり、Ｐ００拡散１８
から注入される正孔はほとんどＮウェル１５を通過し、
Ｐウェル１６およびＰ００拡散２２を通って接地電位に
流れ込む。したがって、この場合も基板に正孔が注入さ
れることはない。このように、入力のアンダーシュート
、オーバーシュートいずれの場合も基板に少数キャリア
である正孔が注入されることはなく、基板電圧に影響を
与えることもない。

なお、第３図および第５図に示した半導体装置の入力回
路の製造方法については第１Ａ図〜第１Ｅ図とほぼ同様
であるのでその説明は省略する。

［発明の効果コ 以上のようにこの発明によれば、半導体装置の入力回路
が、半導体基板の主表面上に導伝形式の異なる不純物領
域を順次形成するだけで形成される。その結果、少ない
工程数で容易に製造が可能な半導体装置の入力回路の製
造方法が提供できるという効果がある。

【図面の簡単な説明】

第１Ａ図〜第１Ｅ図はこの発明に係る半導体装置の入力
回路の製造方法をステップごとに示す図であり、第２図
は第１Ｅ図に示すこの発明に係る半導体装置の入力回路
の等価回路図であり、第３図はこの発明に係る半導体装
置の入力回路の他の実施例を示す図であり、第４図は第
３図に示した半導体装置の入力回路の等価回路図であり
、第５導体装置の入力回路の等価回路図であり、第７図
はこの発明の詳細な説明するための半導体集積回路デバ
イスの模式図であり、第８図は従来の入力回路の問題点
を説明するための図であり、第９図および第１０Ａ図〜
第１０Ｆ図は従来の半導体装置の入力回路の製造方法を
示す図である。 なお図中、同一符号は同一、または相当部分を示す。 １はＰ型半導体基板、２はＰウェル、３はＮウェル、４
は酸化膜、５はＮＭＯＳトランジスタ、６は入力抵抗、
７は入力端子、８．９．１ｏはＮ０拡散層、１１は寄生
バイポーラトランジスタ、１２はＰウェル、 １３はＰ３ 拡散層である。 代 理 人 大 石 増 雄 ８１Ｅ図 ＢＢ 第２図 第３図 第４図 ＾） ＾つ ♀１ノ 第５図 第６図 第０図 第１０Ａ図 が 第１０Ｂ図 手 続 補 正 書（自発） ２゜ ４゜ 特願平 号 発明の名称 半導体装置の入力回路の製造方法 補正をする者 事件との関係 住所 名称　（６０１）

Claims (1)

1. 【特許請求の範囲】 　主表面を有し、第１導電型の導伝形式を有する半導体
   基板の前記主表面上に前記第１導電型と異なる第２導電
   型の第１の不純物領域を形成するステップと、 前記第２導電型の第１の不純物領域内でかつ前記主表面
   上に第１導電型の第１の領域を形成し、かつ前記第１導
   電型の第１の領域内に入力電圧を印加するための第２導
   電型の第２の領域を形成するステップと、 前記第２導電型の第１の領域の主表面上に所定の電位保
   持された第２導電型の第３の領域を形成するステップと
   を含み、 前記入力電圧は前記半導体基板の主表面上に形成された
   内部回路に印加され、 前記第１導電型の第１の領域と前記第２導電型の第２の
   領域とでＰ−Ｎ接合が形成され、 それによって、前記入力電圧に余分な電圧が付加される
   ことにより、前記Ｐ−Ｎ接合が導通したとき、前記余分
   な電圧により生じた電流を前記第２導電型の第３の領域
   を通して吸収する、半導体装置の入力回路の製造方法。