JPH0378825B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は半導体チツプを搭載したサーマルヘ
ツドに関するものである。

〔発明の技術的背景とその問題点〕

感熱式プリンタは電気信号で送られてきたデー
タを熱信号に変換し、その発熱パターンを感熱紙
に接触させることにより印字するもので、発熱抵
抗体をライン状に多数並設したサーマルヘツドを
備えている。

最近では作動時間を短縮するため、半導体チツ
プを搭載したいわゆる高速用サーマルヘツドが盛
んに用いられるようになつてきた。例えばA4サ
イズ8dot／mmのサーマルヘツドでは半導体チツプ
が54チツプ（総ビツト数／チツプ当リのビツド数
＝1728／32＝54）も実装されている。このため、
サーマルヘツドのコストの中で半導体チツプの占
めるウエイトがかなり大きく、全体の1/3〜1/4程
度に達している。

このため、サーマルヘツドのコストを下げるに
は、半導体チツプのコストを如何に下げるかが技
術的な課題となる。

第１に半導体チツプのコストを下げる方法とし
て、１チツプ当りのビツト数を増して全体のチツ
プ数を減らす方法が考えられている。この場合、
単に１チツプ当りのビツト数を増してチツプの数
を減らそうとしても、チツプサイズが大きくな
り、コストを下げることにはならない。これは、
チツプサイズと生産性の歩留りとの関係から、チ
ツプサイズは小さい方がコスト的に有利になるた
めである。この場合チツプサイズを小さくしよう
としても、サーマルヘツドに用いる半導体チツプ
のように入出力ピンの数が多いものにおいては、
これに制約されチツプサイズを小さくすることが
できない。

第２にチツプサイズを小さくするために、半導
体チツプ内の回路構成を簡略化する方法が考えだ
された。第１図は半導体チツプの回路構成図で、
発熱抵抗体の総ドツト数と同一ビツト数を持つた
画信号データを入力するシフトレジスタ１と、こ
のシフトレジスタ１のデータを一時保持するラツ
チ回路群２と、このラツチ回路群２の内容に応じ
て発熱抵抗体３を通電加熱するドライバー回路群
４とで構成される。この半導体チツプの回路構成
はかなり簡略化されているが、例えば32ビツト毎
に集積化した半導体チツプを複数個配設したサー
マルヘツドにおいては、基板上での半導体チツプ
との接続または配線数が多くなるため、製作工程
が複雑化する問題点があつた。

第３に、基板上での半導体チツプとの接続配線
を少なくして、サーマルヘツドのコストを低減さ
せることが考えだされた。第２図はこのための集
積回路の構成図（特開昭56−6246号）で、１１は
Ｍビツトシフトレジスタ、１２はアンド回路、１
３はＤ形フリツプフロツプ、１４はシフトレジス
タ、１５はＭビツトシフトレジスタのドライバー
回路、１６〜２１は各種制御信号の入力端子、２
２は１１〜１４の論理回路用電源電圧の入力端
子、２３はアース端子、２４はＮビツトのラツチ
回路、２５はＲ−Ｓフリツプフロツプ、２６，２
７ａ，２７ｂはアンド回路、２８はオア回路、２
９はラツチ信号の入力端子、３０は次段への画信
号の出力端子、３１は黒画素数カウント信号の出
力端子である。

この方法は、半導体チツプのセレクト信号をシ
リアルに扱うことにより、１走査線分の画信号
（Ｍ×Ｎビツト）がＰ個（Ｐチツプ）のシフトレ
ジスタ１１に蓄積された瞬間、Ｍ×Ｎビツトの画
信号をラツチ２４に転送し、次の走査線の画信号
をシフトレジスタ１１が読み込んでいる間、ラツ
チ回路２４に任意のタイミングで記録パルスをド
ライバー１５に出力できるものである。

このような構成によれば任意のブロツクを選択
することができるため、外部引廻し線の本数を減
らすことができる反面、半導体チツプの回路構成
は複雑化する。

第４に、半導体チツプの回路構成を簡略化する
方法（特開昭52−10524号）を第３図および第４
図により説明する。第３図はサーマルヘツドの等
価回路図で、４１は発熱抵抗体、４２は信号電流
による記憶機能と電流の制御機能と演算機能を有
する駆動素子であり、４３は多層配線部である。
また４４は行選択電極、４５は列選択電極であ
り、４６は第１の共通電極、４７は第２の共通電
極である。

次に、ここに用いられる駆動素子４２は第４図
に示すように、サイリスタ５１のゲート５１ｃに
２個のダイオード５２，５３のアノード５２ａ，
５３ａと抵抗５４を接続して構成される。ここで
駆動素子４２の１つの電流端子はサイリスタ５１
のアノード５ａであり、他の１つの電流端子はサ
イリスタ５１のカソード５１ｂである。また、１
つの制御端子は１つのダイオード５２のカソード
５２ｂであり、他の１つの制御端子は他の１つの
ダイオード５３のカソード５３ｂである。

このような構成によれば、半導体チツプの回路
構成をかなり簡略化することができるが、サーマ
ルヘツド全体から見ると、基板上での外部引廻し
配線が複雑化し製作工程が煩雑になりコストの低
減を計るうえで得策ではない。

第５に、より高密度が要求されるサーマルヘツ
ド、例えば12本／mm、16本／mmのようなサーマル
ヘツドにおいて、発熱抵抗体の片側のみに半導体
チツプを配設すると片側に配線が集中するため、
配線が複雑化し製作が困難になる。

この問題点を解消するために、半導体チツプを
発熱抵抗体の両側に振り分けて配設することが考
え出された（特開昭57−15987号）。第５図はこの
サーマルヘツドの回路構成図で、６１は電源線６
２に一端を接続した複数個の発熱抵抗体で、この
抵抗体６１は４つ毎に１つのグループＡ，Ｂ，Ｃ
……として引き出されている。これらのグループ
の各抵抗体６１の他端に抵抗体６１へ供給する電
力のオン・オフを制御するドライバートランジス
タ６３のコレクタを接続し、これらのトランジス
タ６３のエミツタをアース６４に共通接続する。
これらのトランジスタ６３のベースにアンドゲー
ト６５の出力端子を接続する。このアンドゲート
６５の入力端の一方は各グループごとに共通接続
され、ここからストツプパルスSVIが印加され
る。アンドゲート６５の入力端の他方はバツフア
レジスタ６６の各ステージに接続されている。バ
ツフアレジスタ６６はパラレルイン・パラレルア
ウトのレジスタで、シフトレジスタ６７はシリア
ルイン・パラレルアウトのレジスタである。この
ように４つにグループ分けされた各抵抗体６１、
ドライバトランジスタ６３、アンドゲート６５、
バツフアレジスタ６６およびシフトレジスタ６７
はグループごとに上下に振り分けられる。同一列
に振り分けられたシフトレジスタ６７_A，６７_C…
…または６７_B，６７_D……はそれぞれ直列に接続
され、２つのシフトレジスタ列を形成している。

このような構成によれば、駆動回路を抵抗体６
１の両側に振り分けることができるため、半導体
チツプ内の回路構成を簡略化することができると
ともに、基板上での外部引廻し配線を分散するこ
とができ製作を容易なものとすることができる。

しかしながら、このものは半導体チツプ上の入
出力パツト配置が発熱抵抗体６１の上下で反転す
るため、半導体チツプとして、入出力パツド配置
を正反した２種類の半導体チツプが必要になり、
コストが高くなる欠点がある。

また、同パツド配置の半導体チツプを使用する
と、データの入れ換え用の信号処理手段と１ライ
ンのバツフアメモリが必要になりコストが高くな
り不利である。

第６に、上述とは別の考え方として、第６図に
示すように１ライン分の発熱抵抗体７１を３つの
ブロツクＡ，Ｂ，Ｃに分け、各ブロツクごとに複
数の発熱抵抗体７１を基板７２の端部に極力近づ
けてライン状に並設し、別途IC化技術によつて
製造した複数のヘツド部材７３_A〜７３_Cを交互に
つなぎ合せて１ラインのヘツドに構成したもの
（特開昭56−130373号）がある。このサーマルヘ
ツドはブロツク分けされたヘツド部材７３_A〜７
３_Cを接合させる際、これらの位置合せが難しく、
しかも発熱抵抗体７１に段差が生じるので、ブロ
ツクＡ並びにＣに与えられる印字指令を遅延素子
等を用いて所定の時間だけ遅らせて段差による印
字ずれを補正する手段が別に必要になるため、構
成が複雑化し、コストの低減を計るうえで得策と
はいえない。

〔発明の目的〕

この発明は上記の問題点に鑑みなされたもの
で、駆動制御回路を簡略化してコストの低減を計
ることができるとともに、外部に附加回路を設け
る必要がなく高密度化への対応が容易なサーマル
ヘツドを提供することを目的とする。

〔発明の概要〕

この発明は、これから記録するラインについて
の画信号の前記複数ビツトデータを入力し保持す
る第１の機能と、記録し終わつた一つ前のライン
についての画信号データをラツチして置く第２の
機能とを選択し得る第１および第２のシフトレジ
スタと、発熱抵抗体を駆動する当たつてこれらシ
フトレジスタを選択するとともにこれらシフトレ
ジスタのパラレル出力に基ずき発熱抵抗体への通
電時間を制御する論理回路とを備え、第１および
第２のシフトレジスタはシフト方向が相対的に反
対方向になるように配置され、かつそれぞれは画
信号データを入出力するシリアル入出力機能なら
びに保持データを入出力するパラレル入出力機能
を有し、一方のシフトレジスタのパラレル出力線
は他方シフトレジスタの上位と下位ビツトが逆順
序のパラレル入力線に接続され、一方のシフトレ
ジスタが第１の機能を選択されているときは他方
のシフトレジスタは第２の機能が選択されて、第
１の機能を選択されているシフトレジスタに保持
されている画信号データは記録した一ラインにつ
いての記録動作終了後に第２の機能が選択されて
いる他方のシフトレジスタにパラレル出力線を介
して転送されてラツチされるようになつている。

また論理回路は第１、第２のシフトレジスタの
いずれかを選択する選択機能と、第１の機能が選
択されているシフトレジスタと第２の機能が選択
されているシフトレジスタとともに画信号の記録
データが保持されているとき発熱抵抗体に対する
通電時間幅を短く制御する通電時間制御機能とを
具備することを特徴としている。

〔発明の効果〕

半導体チツプの駆動制御回路を２個のシフトレ
ジスタと論理演算回路と通電回路とで構成するこ
とにより、回路構成を簡略化してコストの低減を
計ることができるとともに、２個のシフトレジス
タのうち一方にラツチ機能をもたせ高速時のパル
ス制御を行なうことにより、高速性を著しく向上
させることができる。

また、この発明において第１のシフトレジスタ
および第２のシフトレジスタのパラレル出力線お
よびパラレル入力線間を逆の順序で接続している
ので、高密度化のため発熱抵抗体の両側に半導体
チツプを配設しようとしたとき、両側の半導体チ
ツプは同じものでよく、外部データを入れ換える
ための処理回路を必要としないので、著しく機構
を簡略化し得るとともに、高速度化への対応が容
易なものとなる特長がある。

〔発明の実施例〕

以下、図面を参照してこの発明の一実施例を説
明する。

図において８１は、電源供給端子８２に一端を
接続した複数個の発熱抵抗体である。これらの発
熱抵抗体８１にｎビツト単位に集積化したｍ個の
半導体チツプ８３を接続して一ラインについて記
録するサーマルヘツドを構成する。次に、半導体
チツプ８３の内部回路構成について具体的に説明
する。それぞれシリアル入出力機能ならびにパラ
レル入出力機能を有する第１、第２のシフトレジ
スタ８４，８５はチツプ上におけるシフト方向が
反対方向になるように配置され、第１のシフトレ
ジスタ８４のパラレル出力線を第２のシフトレジ
スタ８５のパラレル入力線に接続し、第２のシフ
トレジスタ８５のパラレル出力線を第１シフトレ
ジスタ８４のパラレル入力線に接続する。図示例
では、第１のシフトレジスタ８４のｉ番目（ｉは
１〜ｎの間の整数）のパラレル出力線を第２のシ
フトレジスタ８５の（ｎ−ｉ＋１）番目のパラレ
ル入力線に接続するとともに、第２のシフトレジ
スタ８５のｉ番目のパラレル出力線を第１のシフ
トレジスタ８４の（ｎ−ｉ＋１）番目のパラレル
入力線に順序を逆に接続する。また第１のシフト
レジスタ８４と第２のシフトレジスタ８５の各パ
ラレル出力線を論理演算回路８６の入力端に接続
する。第１のシフトレジスタ８４にはシリアルデ
ータ入力線８７、データ転送用クロツク信号入力
線８８、シリアルデータ出力線８９、パラレル入
力データを取り込むためのロード制御信号入力線
９０が設けられており、図に示すように各半導体
チツプ８３の第１のシフトレジスタ８４がシリア
ルに接続されている。また、第２のシフトレジス
タ８５にはシリアルデータ入力線９１、データ転
送用クロツク信号入力線９２、シリアルデータ出
力線９３、ロード制御信号入力線９４が設けられ
ており、図に示すように各半導体チツプ８３の第
２のシフトレジスタ８５がシリアルに接続されて
いる。一方、論理演算回路８６の出力端に、発熱
抵抗体８１を通電加熱する電流増幅用通電回路９
５をｎ個接続する。演算回路８６はシフトレジス
タ８４または８５のパラレル出力線と、シフトレ
ジスタ８４または８５を選択する第１の制御線と
各発熱抵抗体８１の通電時間を制御する第２の制
御線よりの信号に基づき通電時間幅を決定する論
理演算を行なうものである。この演算回路８６に
は第１の制御線としてシフトレジスタ８４，８５
を選択する選択制御入力線９６と、第２の制御線
としてパルス幅を制御するパルス幅制御入力線９
７と、演算回路８６の演算結果を出力制御するた
めの印字制御入力線９８とが設けられ、図に示す
ように各半導体チツプ８３の演算回路８６がシリ
アルに接続される。

この実施例では第１のシフトレジスタ８４にこ
れから記録する一ラインの画信号データを入力し
保持する第１の機能が与えられ、第２のシフトレ
ジスタ８５には記録が終了した前の一ラインの画
信号データをラツチして置く第２の機能が与えら
れている。

次に、この発明のサーマルヘツドの動作を説明
する。シリアルデータ入力線８７へ入力される画
信号データは、第１の機能が与えられたシフトレ
ジスタ８４に記録しようとしているラインの画信
号データがデータ転送用クロツク信号入力線８８
からのクロツク信号に同期してシフトレジスタ８
４に入力保持される。また第１のシフトレジスタ
８４データは一ラインについての記録動作が終了
した直後に、第２のシフトレジスタ８５に与えら
れた第２の機能に基づきロード制御信号によつて
一斉に第２のシフトレジスタ８５に転送されてラ
ツチされる。論理演算回路８６はパルス幅制御入
力線９７の制御信号 とシフトレジスタ８４，８５の内容に基づいて論
理演算を行ない、その結果に応じて通電回路９５
を介して発熱抵抗体８１を選択通電する。ここ
で、論理演算は、第２のシフトレジスタ８５にラ
ツチ保持された前回記録した前のラインについて
の画信号データと第１のシフトレジスタ８４に入
力保持された今回記録しようとする次のラインに
ついての画信号データとをもとに行なう。例え
ば、第２のシフトレジスタ８５の同一ビツトに画
信号データが保持されていない場合には、パルス
幅制御入力線９７によりパルス幅が長くなるよう
に制御され、また第２のシフトレジスタ８５の同
一ビツトに画信号データが保持されている場合に
は、パルス幅制御入力線９７により、パルス幅が
短くなるように制御される。これはヘツドの蓄熱
効果を軽減して良好な印字品質を確保するための
ものである。

またサーマルヘツドを高密度で実装するために
はチツプ８３を両側実装にする必要があり、この
場合反対側に実装するチツプ８３はシフト方向を
逆方向にすることが回路構成上のぞましい。この
シフトの切換えは選択制御入力線９６の選択制御
入力信号“１”または“０”に設定することによ
り、論理演賛回路８６に入力されるシフトレジス
タ８４，８５の画信号データの一方を選択して半
導体チツプ８３を右シフトと左シフトに使い分け
ることができる。これはシフトレジスタ８４と８
５の入出力線が互いに順序が逆に接続されている
ため、シフトレジスタ８４は右シフトに、シフト
レジスタ８５は左シフトになつており、シリアル
データ入力線８７，９１、データ転送用クロツク
信号入力線８８，９２、シリアルデータ出力線８
９，９３等を接続変更することによりシフトレジ
スタ８４を第２の機能に、またシフトレジスタ８
５を第１の機能に選択でき、半導体チツプ８３を
特別な回路付加する必要なしに左シフト用として
使用することができ、発熱抵抗体８１に対する通
電は、第２のシフトレジスタ８５の内容を元に論
理演算回路８６、通電回路９５を介して発熱抵抗
体８１を選択通電する。このとき、第１のシフト
レジスタ８４に保持された前回印字した画信号デ
ータと第２のシフトレジスタ８５に保持された今
回印字しようとする画信号データとで論理演算
し、上述と同様に第１のシフトレジスタ８４の同
一ビツトに保持される画信号データの有無に応じ
てパルス幅の長さが制御される。

したがつてこのような構成によれば、半導体チ
ツプ８３の内部構成を簡略化して１チツプ当りの
ビツト数を増大することにより、チツプの数を減
らすことができるとともに、基板上での外部引廻
し配線を簡素化することができるため、価格の低
減を計るうえで有利になる。

また、２個のシフトレジスタ８４，８５の一方
にラツチ機能をもたせてパルス幅制御を行なうこ
とにより、発熱抵抗体８１の加熱時間を調整して
蓄熱効果を低減させることができるため、高速性
に優れている特長がある。

なお、選択制御入力線９６により半導体チツプ
８３を右シフトと左シフトに設定して、半導体チ
ツプ８３を発熱抵抗体８１の両側に配設した12あ
るいは16本／mmの高速度のサーマルヘツドを構成
することができる。この場合、従来例（第５図）
のように両側に同一半導体チツプを用いることが
でき、しかも外部にデータの入れ換え用信号処理
回路を備える必要がないため、価格の低減を計る
うえで有利になる。しかも、外部引廻し配線を左
右に均等に振り分けることができるため、特に高
密度のサーマルヘツドにおいては外部引廻し配線
の製作を容易にすることができる。

なお、この発明は上記実施例に限定されるもの
ではなく、要旨を変更しない範囲において種々変
形して実施することができる。

【図面の簡単な説明】

第１図は従来のサーマルヘツドの一例の集積回
路を示すブロツク図、第２図は従来のサーマルヘ
ツドの第２の例の駆動素子を示す等価回路図、第
３図は従来のサーマルヘツドの第３の例を示す回
路構成図、第４図は第３図の例における駆動素子
の等価回路図、第５図は従来のサーマルヘツドの
第４の例を示す系統図、第６図は従来のサーマル
ヘツドの第５の例を示す平面図、第７図はこの発
明の一実施例を示す系統図である。 １……シフトレジスタ、２……ラツチ回路群、
３……発熱抵抗体、４……ドライバー回路群、１
１……Ｍビツトシフトレジスタ、１２……アンド
回路、１３……Ｄ形フリツプフロツプ回路、１４
……シフトレジスタ、１５……ドライバー回路、
１６〜２１……制御信号の入出力端子、２２……
論理回路用電源電圧の入力端子、２３……アース
端子、２４……ラツチ回路、２５……Ｒ−Ｓフリ
ツプフロツプ、２６，２７……アンド回路、２８
……オア回路、２９……ラツチ信号の入力端子、
３０……画信号の出力端子、３１……黒画素数カ
ウント信号の出力端子、４１……発熱抵抗体、４
２……駆動素子、４３……多層配線部、４４……
行選択電極、４５……列選択電極、４６，４７…
…共通電極、５１……サイリスタ、５１ａ……ア
ノード、５１ｂ……カソード、５１ｃ……ゲー
ト、５２，５３……ダイオード、５２ａ，５３ａ
……アノード、５２ｂ，５２ｂ……カソード、６
１……発熱抵抗体、６２……電源線、６３……ド
ライバトランジスタ、６４……アース、６５……
アンドゲート、６６……バツフアレジスタ、６７
……シフトレジスタ、７１……発熱抵抗体、７２
……基板、７３_A〜７３_C……ヘツド部材、８１…
…発熱抵抗体、８２……電源供給端、８３……半
導体チツプ、８４……第１のシフトレジスタ、８
５……第２のシフトレジスタ、８６……論理演算
回路、８７，９１……シリアルデータ入力線、８
８，９２……データ転送用クロツク信号入力線、
８９，９３……シリアルデータ出力線、９０，９
４……ロード制御信号入力線、９５……電流増幅
用通電回路、９６……選択制御入力線、９７……
パルス幅制御入力線、９８……印字制御入力線。

Claims (1)

1. 【特許請求の範囲】 １ 複数の発熱抵抗体と、これらの発熱抵抗体の
   両側に振り分けて配設され前記発熱抵抗体を駆動
   するように複数ビツト単位に集積化して構成され
   た複数の半導体チツプとを具備してなるサーマル
   ヘツドにおいて、 前記半導体チツプは、これから記録するライン
   についての画信号の前記複数ビツトデータを入力
   し保持する第１の機能と、記録し終つた一つ前の
   ラインについての画信号データをラツチして置く
   第２の機能とを選択し得る第１および第２のシフ
   トレジスタと、これらシフトレジスタのパラレル
   出力に基ずき前記発熱抵抗体への通電時間を制御
   する論理演算回路と、前記発熱抵抗体に通電する
   通電回路とを備え、 前記第１および第２のシフトレジスタはシフト
   方向が相対的に反対方向になるように配置され、
   かつそれぞれは前記画信号データを入出力するシ
   リアル入出力機能ならびに保持データを入出力す
   るパラレル入出力機能を有し、一方のシフトレジ
   スタのパラレル出力線は他方のシフトレジスタの
   上位と下位ビツトが逆順序のパラレル入力線に接
   続され、一方のシフトレジスタが前記第１の機能
   を選択されているときは他方のシフトレジスタは
   前記第２の機能が選択されて、第１の機能を選択
   されているシフトレジスタに保持されている画信
   号データは記録した一ラインについての記録動作
   終了後に第２の機能が選択されている他方のシフ
   トレジスタに前記パラレル出力線を介して転送さ
   れてラツチされ、 前記論理演算回路は第１の機能が選択されてい
   るシフトレジスタと第２の機能が選択されている
   シフトレジスタとともに画信号の記録データが保
   持されているときは前記発熱抵抗体に対する通電
   時間幅を短く制御する通電時間制御機能とを具備
   することを特徴とするサーマルヘツド。