JPH0379435U - - Google Patents
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- Publication number
- JPH0379435U JPH0379435U JP14136589U JP14136589U JPH0379435U JP H0379435 U JPH0379435 U JP H0379435U JP 14136589 U JP14136589 U JP 14136589U JP 14136589 U JP14136589 U JP 14136589U JP H0379435 U JPH0379435 U JP H0379435U
- Authority
- JP
- Japan
- Prior art keywords
- grid array
- pin grid
- pads
- rows
- columns
- Prior art date
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- Pending
Links
Landscapes
- Manufacturing Of Printed Wiring (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
第１図はこの考案の実施例を示す斜視図、第２
図はこの考案の実装評価用基板上にピングリツド
アレイ部品を配した状態を示す正面図、第３図は
ピングリツドアレイ部品の一例を示す斜視図、第
４図はピングリツトアレイ部品を表面実装するた
めの配線基板の例を示す平面図、第５図は配線基
板にピングリツドアレイ部品を表面実装した状態
を示す正面図である。
図はこの考案の実装評価用基板上にピングリツド
アレイ部品を配した状態を示す正面図、第３図は
ピングリツドアレイ部品の一例を示す斜視図、第
４図はピングリツトアレイ部品を表面実装するた
めの配線基板の例を示す平面図、第５図は配線基
板にピングリツドアレイ部品を表面実装した状態
を示す正面図である。
Claims (1)
- 耐熱透明ガラス板の一面に、面実装が評価され
るべきピングリツドアレイ部品の複数のピンの相
対位置関係で複数のパツドが行及び列に配列形成
され、その各パツド上に半田層がそれぞれ形成さ
れている実装評価用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14136589U JPH0379435U (ja) | 1989-12-06 | 1989-12-06 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14136589U JPH0379435U (ja) | 1989-12-06 | 1989-12-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0379435U true JPH0379435U (ja) | 1991-08-13 |
Family
ID=31688269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14136589U Pending JPH0379435U (ja) | 1989-12-06 | 1989-12-06 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0379435U (ja) |
-
1989
- 1989-12-06 JP JP14136589U patent/JPH0379435U/ja active Pending