JPH037962Y2 - - Google Patents
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- Publication number
- JPH037962Y2 JPH037962Y2 JP1985056826U JP5682685U JPH037962Y2 JP H037962 Y2 JPH037962 Y2 JP H037962Y2 JP 1985056826 U JP1985056826 U JP 1985056826U JP 5682685 U JP5682685 U JP 5682685U JP H037962 Y2 JPH037962 Y2 JP H037962Y2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- line
- transfer gate
- transistors
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、ビツト線からデータバスへの情報の
転送速度を早めることによつてアクセスタイムを
短縮したMIS形半導体記憶装置に関する。
転送速度を早めることによつてアクセスタイムを
短縮したMIS形半導体記憶装置に関する。
〔技術の背景〕
一般に、MIS形半導体記憶装置においては、マ
トリクス状に配設されたメモリセルのうち行デコ
ーダによつて選択されたメモリセルが対応するビ
ツト線に接続され、かつ該ビツト線を列デコーダ
によつて制御されるトランスフアゲートを介して
データ線に接続し、該データ線から読み出しデー
タを取り出す。したがつて、該トランスフアゲー
トがオフからオンの状態になる場合の立上がり速
度等該トランスフアゲートの性能がアクセスタイ
ムに影響を与える。
トリクス状に配設されたメモリセルのうち行デコ
ーダによつて選択されたメモリセルが対応するビ
ツト線に接続され、かつ該ビツト線を列デコーダ
によつて制御されるトランスフアゲートを介して
データ線に接続し、該データ線から読み出しデー
タを取り出す。したがつて、該トランスフアゲー
トがオフからオンの状態になる場合の立上がり速
度等該トランスフアゲートの性能がアクセスタイ
ムに影響を与える。
従来MIS形半導体記憶装置においては、ビツト
線とデータ線との間に設けられたトランスフアゲ
ートとして該記憶装置の他の回路部分と同じしき
い値を有するエンハンスメント形トランジスタを
使用していた。そのため、前記従来形において
は、トランスフアゲートを構成するトランジスタ
のしきい値が高く、したがつて該トランジスタの
ゲートソース間電圧が充分大きくならなければ該
トランジスタが導通せず、したがつて列デコーダ
から印加される列選択信号がかなり高レベルにな
るまで該トランジスタが導通しなかつた。そのた
め、ビツト線からデータ線への情報の転送速度が
遅くなり、したがつて半導体記憶装置のアクセス
タイムが長くなるという不都合があつた。
線とデータ線との間に設けられたトランスフアゲ
ートとして該記憶装置の他の回路部分と同じしき
い値を有するエンハンスメント形トランジスタを
使用していた。そのため、前記従来形において
は、トランスフアゲートを構成するトランジスタ
のしきい値が高く、したがつて該トランジスタの
ゲートソース間電圧が充分大きくならなければ該
トランジスタが導通せず、したがつて列デコーダ
から印加される列選択信号がかなり高レベルにな
るまで該トランジスタが導通しなかつた。そのた
め、ビツト線からデータ線への情報の転送速度が
遅くなり、したがつて半導体記憶装置のアクセス
タイムが長くなるという不都合があつた。
本考案の目的は、前述の従来形における問題点
に鑑み、MIS形半導体記憶装置において、ビツト
線とデータ線との間に設けられたトランスフアゲ
ートをしきい値の低いエンハンスメント形トラン
ジスタを用いて構成するという構想に基づき、ビ
ツト線からデータ線への情報の転送速度を速く
し、記憶装置のアクセスタイムを短縮することに
ある。
に鑑み、MIS形半導体記憶装置において、ビツト
線とデータ線との間に設けられたトランスフアゲ
ートをしきい値の低いエンハンスメント形トラン
ジスタを用いて構成するという構想に基づき、ビ
ツト線からデータ線への情報の転送速度を速く
し、記憶装置のアクセスタイムを短縮することに
ある。
そしてこの目的は、本考案によれば、複数のビ
ツト線、複数のワード線、該ビツト線と該ワード
線との交点に配置されたフリツプフロツプ形のメ
モリセル、データバス線、および各該ビツト線と
該データバス線との間にそれぞれ接続されたトラ
ンスフアゲート用トランジスタを具備し、該トラ
ンスフアゲート用トランジスタをオンとすること
によつて該メモリセルからの情報信号を該ビツト
線を介して該データバス線に読み出すMIS形半導
体記憶装置において、該トランスフアゲート用ト
ランジスタを該記憶装置内の他の回路部分に使用
されるエンハンスメント形トランジスタより低い
しきい値を有するMIS形トランジスタで構成した
ことを特徴とするMIS形半導体記憶装置を提供す
ることによつて達成される。
ツト線、複数のワード線、該ビツト線と該ワード
線との交点に配置されたフリツプフロツプ形のメ
モリセル、データバス線、および各該ビツト線と
該データバス線との間にそれぞれ接続されたトラ
ンスフアゲート用トランジスタを具備し、該トラ
ンスフアゲート用トランジスタをオンとすること
によつて該メモリセルからの情報信号を該ビツト
線を介して該データバス線に読み出すMIS形半導
体記憶装置において、該トランスフアゲート用ト
ランジスタを該記憶装置内の他の回路部分に使用
されるエンハンスメント形トランジスタより低い
しきい値を有するMIS形トランジスタで構成した
ことを特徴とするMIS形半導体記憶装置を提供す
ることによつて達成される。
以下、図面を用いて本考案の実施例を説明す
る。第１図は、本考案の１実施例に係るMIS形半
導体記憶装置の構成を部分的に示す。同図におい
て、BL，は１対のビツト線であり、該ビツト
線BLおよびはそれぞれ負荷トランジスタQ1
およびQ2を介して電源VCCに接線されている。ト
ランジスタQ3ないしQ6および抵抗R1およびR2は
いわゆるフリツプフロツプ形のメモリセルを構成
し、トランジスタQ3およびQ4は該メモリセルと
ビツト線対BL，と接続するゲート回路を構成
している。該トランジスタQ3およびQ4はワード
WLに接続され、ワード線WLは行デコーダRDに
接続されている。また、ビツト線BLおよびは
それぞれトランスフアゲートを構成するトランジ
スタQ7およびQ8を介してデータ線対を構成する
各データ線DBおよびに接線されている。ト
ランジスタQ7およびQ8のゲートは共に列デコー
ダCDに接線されている。またトランジスタQ7お
よびQ8のゲーートソース間電圧のしきい値は、
該半導体記憶装置の他の回路部分に用いられてい
るエンハンスメント形トランジスタのしきい値よ
り低くなつている。すなわち、一般に第１図に示
すような半導体記憶装置に使用されているエンハ
ンスメント形トランジスタのしきい値電圧は例え
ば0.7ないし0.9Vであるが、第１図の回路におけ
るトランジスタQ7およびQ8のしきい値はこの値
より低くまた０以上の値に設定されている。
る。第１図は、本考案の１実施例に係るMIS形半
導体記憶装置の構成を部分的に示す。同図におい
て、BL，は１対のビツト線であり、該ビツト
線BLおよびはそれぞれ負荷トランジスタQ1
およびQ2を介して電源VCCに接線されている。ト
ランジスタQ3ないしQ6および抵抗R1およびR2は
いわゆるフリツプフロツプ形のメモリセルを構成
し、トランジスタQ3およびQ4は該メモリセルと
ビツト線対BL，と接続するゲート回路を構成
している。該トランジスタQ3およびQ4はワード
WLに接続され、ワード線WLは行デコーダRDに
接続されている。また、ビツト線BLおよびは
それぞれトランスフアゲートを構成するトランジ
スタQ7およびQ8を介してデータ線対を構成する
各データ線DBおよびに接線されている。ト
ランジスタQ7およびQ8のゲートは共に列デコー
ダCDに接線されている。またトランジスタQ7お
よびQ8のゲーートソース間電圧のしきい値は、
該半導体記憶装置の他の回路部分に用いられてい
るエンハンスメント形トランジスタのしきい値よ
り低くなつている。すなわち、一般に第１図に示
すような半導体記憶装置に使用されているエンハ
ンスメント形トランジスタのしきい値電圧は例え
ば0.7ないし0.9Vであるが、第１図の回路におけ
るトランジスタQ7およびQ8のしきい値はこの値
より低くまた０以上の値に設定されている。
第１図の回路の動作を説明する。あるメモリセ
ルから情報を読み出す場合は対応する行デコーダ
RDによつてワード線WLを高レベルにしてメモ
リセルからの信号をトランジスタQ3およびQ4を
介してビツト線BLおよびに取り出すととも
に、列デコーダCDによつてトランスフアゲート
を構成するトランジスタQ7およびQ8を導通させ
メモリセルからの情報をビツト線BLおよびか
らデータ線DBおよびに取り出し、図示しな
いセンスアンプを介して出力する。
ルから情報を読み出す場合は対応する行デコーダ
RDによつてワード線WLを高レベルにしてメモ
リセルからの信号をトランジスタQ3およびQ4を
介してビツト線BLおよびに取り出すととも
に、列デコーダCDによつてトランスフアゲート
を構成するトランジスタQ7およびQ8を導通させ
メモリセルからの情報をビツト線BLおよびか
らデータ線DBおよびに取り出し、図示しな
いセンスアンプを介して出力する。
この場合、例えば第２図ａに示すように、従来
形においてはトランジスタQ7およびQ8のしきい
値が大きいので、行デコーダRDによつてメモリ
セルの電圧がビツト線BLおよびに取り出され
てビツト線BLおよびの電圧が交差した時点か
ら該ビツト線の電圧変化がデータ線DBおよび
DBに転送されてデータ線DBおよびの電圧が
交差する時点までの時間td1がかなり長くなる。
すなわち、列デコーダCDの出力電圧Ｙが上昇し
てビツト線BLの電圧との差がトランジスタQ7お
よびQ8のゲートソース間電圧のしきい値を越え
た時に初めてトランジスタQ7およびQ8が導通し、
ビツト線の電圧がデータ線に転送されるが、トラ
ンジスタQ7およびQ8のゲートソース間電圧のし
きい値が大きいために列デコーダCDの出力電圧
とビツト線BLの電圧との差がかなり大きくなる
までトランジスタQ7およびQ8が導通しない。そ
のため、列デコーダCDの出力電圧Ｙが立上りは
じめてからかなりの時間を経過したのちに初めて
トランジスタQ7およびQ8が導通するためアクセ
スタイムがかなり長くなる。
形においてはトランジスタQ7およびQ8のしきい
値が大きいので、行デコーダRDによつてメモリ
セルの電圧がビツト線BLおよびに取り出され
てビツト線BLおよびの電圧が交差した時点か
ら該ビツト線の電圧変化がデータ線DBおよび
DBに転送されてデータ線DBおよびの電圧が
交差する時点までの時間td1がかなり長くなる。
すなわち、列デコーダCDの出力電圧Ｙが上昇し
てビツト線BLの電圧との差がトランジスタQ7お
よびQ8のゲートソース間電圧のしきい値を越え
た時に初めてトランジスタQ7およびQ8が導通し、
ビツト線の電圧がデータ線に転送されるが、トラ
ンジスタQ7およびQ8のゲートソース間電圧のし
きい値が大きいために列デコーダCDの出力電圧
とビツト線BLの電圧との差がかなり大きくなる
までトランジスタQ7およびQ8が導通しない。そ
のため、列デコーダCDの出力電圧Ｙが立上りは
じめてからかなりの時間を経過したのちに初めて
トランジスタQ7およびQ8が導通するためアクセ
スタイムがかなり長くなる。
これに対して本考案の実施例に係る半導体記憶
装置においては、トランジスタQ7およびQ8のし
きい値電圧を低くしてあるので、第２図ｂに示す
ように、列デコーダCDの出力電圧Ｙが立上り始
めてから短時間で該電圧Ｙとビツト線BLの電圧
との差がトランジスタQ7，Q8のしきい値電圧よ
り大きくなり、該トランジスタQ7，Q8が速やか
に導通を開始する。したがつて、ビツト線BLお
よびの電圧変化は急速にデータ線DBおよび
DBに転送され、ビツト線電圧の交点からデータ
線電圧の交点に至る時間td2が非常に小さくなる。
また、トランジスタQ7およびQ8のしきい値電圧
を小さくすることにより、同じゲートソース間電
圧の場合に従来形に比しトランジスタのgmを大
きくすることができるため、ビツト線からデータ
線への情報の転送速度をさらに速くすることがで
きる。なお、上述においてはMISスタチイツク形
ランダムアクセスメモリの例について説明した
が、本考案はこれに限らずビツト線とデータバス
との間にトランスフアゲート用のトランジスタを
具備するすべての記憶装置に適用できることは明
らかである。
装置においては、トランジスタQ7およびQ8のし
きい値電圧を低くしてあるので、第２図ｂに示す
ように、列デコーダCDの出力電圧Ｙが立上り始
めてから短時間で該電圧Ｙとビツト線BLの電圧
との差がトランジスタQ7，Q8のしきい値電圧よ
り大きくなり、該トランジスタQ7，Q8が速やか
に導通を開始する。したがつて、ビツト線BLお
よびの電圧変化は急速にデータ線DBおよび
DBに転送され、ビツト線電圧の交点からデータ
線電圧の交点に至る時間td2が非常に小さくなる。
また、トランジスタQ7およびQ8のしきい値電圧
を小さくすることにより、同じゲートソース間電
圧の場合に従来形に比しトランジスタのgmを大
きくすることができるため、ビツト線からデータ
線への情報の転送速度をさらに速くすることがで
きる。なお、上述においてはMISスタチイツク形
ランダムアクセスメモリの例について説明した
が、本考案はこれに限らずビツト線とデータバス
との間にトランスフアゲート用のトランジスタを
具備するすべての記憶装置に適用できることは明
らかである。
このように、本考案によれば、回路構成を全く
変更することなくビツト線からデータバスへの情
報の転送速度を上昇させることができ、半導体記
憶装置のアクセスタイムを短縮することができ
る。
変更することなくビツト線からデータバスへの情
報の転送速度を上昇させることができ、半導体記
憶装置のアクセスタイムを短縮することができ
る。
第１図は本考案の１実施例に係るMIS形半導体
記憶装置の構成を示す部分的ブロツク回路図、第
２図ａおよび第２図ｂはそれぞれ従来形および本
考案の実施例に係る半導体記憶装置の動作を説明
するための波形図である。 BL，……ビツト線、WL……ワード線、
DB，……データバス、Q1，Q2……負荷トラ
ンジスタ、Q3，Q4，Q5，Q6……メモリセル用ト
ランジスタ、Q7，Q8……トランスフアゲート用
トランジスタ、R1，R2……負荷抵抗、RD……行
デコーダ、CD……列デコーダ。
記憶装置の構成を示す部分的ブロツク回路図、第
２図ａおよび第２図ｂはそれぞれ従来形および本
考案の実施例に係る半導体記憶装置の動作を説明
するための波形図である。 BL，……ビツト線、WL……ワード線、
DB，……データバス、Q1，Q2……負荷トラ
ンジスタ、Q3，Q4，Q5，Q6……メモリセル用ト
ランジスタ、Q7，Q8……トランスフアゲート用
トランジスタ、R1，R2……負荷抵抗、RD……行
デコーダ、CD……列デコーダ。
Claims (1)
- 複数のビツト線、複数のワード線、該ビツト線
と該ワード線との交点に配設されたフリツプフロ
ツプ形のメモリセル、データバス線、および各該
ビツト線と該データバス線との間にそれぞれ接続
されたトランスフアゲート用トランジスタを具備
し、該トランスフアゲート用トランジスタをオン
とすることによつて該メモリセルからの情報信号
を該ビツト線を介して該データバス線に読み出す
MIS形半導体記憶装置において、該トランスフア
ゲート用トランジスタを該記憶装置内の他の回路
部分に使用されるエンハンスメント形トランジス
タより低いしきい値を有するMIS形トランジスタ
で構成したことを特徴とするMIS形半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985056826U JPS60181053U (ja) | 1985-04-18 | 1985-04-18 | Ｍｉｓ形半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985056826U JPS60181053U (ja) | 1985-04-18 | 1985-04-18 | Ｍｉｓ形半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60181053U JPS60181053U (ja) | 1985-12-02 |
| JPH037962Y2 true JPH037962Y2 (ja) | 1991-02-27 |
Family
ID=30580791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985056826U Granted JPS60181053U (ja) | 1985-04-18 | 1985-04-18 | Ｍｉｓ形半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60181053U (ja) |
-
1985
- 1985-04-18 JP JP1985056826U patent/JPS60181053U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60181053U (ja) | 1985-12-02 |
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