JPH0379714B2 - - Google Patents
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- JPH0379714B2 JPH0379714B2 JP59243834A JP24383484A JPH0379714B2 JP H0379714 B2 JPH0379714 B2 JP H0379714B2 JP 59243834 A JP59243834 A JP 59243834A JP 24383484 A JP24383484 A JP 24383484A JP H0379714 B2 JPH0379714 B2 JP H0379714B2
- Authority
- JP
- Japan
- Prior art keywords
- video
- signal
- circuit
- input signal
- sampling
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ビデオ信号送出装置からのビデオ入
力信号を、サンプリングクロツクでタイミングを
とつてサンプリングし、ビデオ出力信号として出
力するビデオインタフエイス装置に関するもので
ある。
力信号を、サンプリングクロツクでタイミングを
とつてサンプリングし、ビデオ出力信号として出
力するビデオインタフエイス装置に関するもので
ある。
ビデオインタフエイス装置は、ビデオ信号送出
装置から送られたビデオ入力信号をサンプリング
してカラープリンタ等に送るものである。このよ
うなビデオインタフエイス装置では、サンプリン
グクロツクでタイミングをとつてサンプリングを
行なつている。このため、サンプリングクロツク
とビデオ入力信号が適切な位相関係にないと、ビ
デオ入力信号がサンプリング回路に正しくラツチ
ングされなくなり、正確なサンプリングができな
くなる。例えば、プリンタのビデオインタフエイ
ス装置では、ドツト落ち、ドツトずれが生じ、カ
ラープリンタでは色ずれが生じる。このことか
ら、ビデオインタフエイス装置では、サンプリン
グクロツクとビデオ入力信号を適切な位相関係に
調整する対策が必要となる。
装置から送られたビデオ入力信号をサンプリング
してカラープリンタ等に送るものである。このよ
うなビデオインタフエイス装置では、サンプリン
グクロツクでタイミングをとつてサンプリングを
行なつている。このため、サンプリングクロツク
とビデオ入力信号が適切な位相関係にないと、ビ
デオ入力信号がサンプリング回路に正しくラツチ
ングされなくなり、正確なサンプリングができな
くなる。例えば、プリンタのビデオインタフエイ
ス装置では、ドツト落ち、ドツトずれが生じ、カ
ラープリンタでは色ずれが生じる。このことか
ら、ビデオインタフエイス装置では、サンプリン
グクロツクとビデオ入力信号を適切な位相関係に
調整する対策が必要となる。
従来、このような対策が施されたビデオインタ
フエイス装置として、例えば、プリンタの印字結
果とビデオ信号送出側のCRT上の画像データを
比べて前記位相関係の適否を判別し、位相関係が
適切でない場合は、選択的遅延回路を用いて位相
関係が適切になるようにサンプリングクロツクの
位相を変えるようにしたものがあつた。
フエイス装置として、例えば、プリンタの印字結
果とビデオ信号送出側のCRT上の画像データを
比べて前記位相関係の適否を判別し、位相関係が
適切でない場合は、選択的遅延回路を用いて位相
関係が適切になるようにサンプリングクロツクの
位相を変えるようにしたものがあつた。
しかし、このようなビデオインタフエイス装置
では、印字してみなければ適否を判別できないた
め煩しいという問題点があつた。
では、印字してみなければ適否を判別できないた
め煩しいという問題点があつた。
本発明は上述した問題点を除去するためになさ
れたものであり、サンプリングをしながらリアル
タイムでビデオ入力信号とサンプリングクロツク
の位相関係の適否を判定できるビデオインタフエ
イス装置を実現することを目的とする。
れたものであり、サンプリングをしながらリアル
タイムでビデオ入力信号とサンプリングクロツク
の位相関係の適否を判定できるビデオインタフエ
イス装置を実現することを目的とする。
本発明は、ビデオ信号送出装置からのビデオ入
力信号を、サンプリングクロツクでタイミングを
とつてサンプリングし、ビデオ出力信号として出
力するビデオインタフエイス装置において、 前記ビデオ入力信号又はその信号の遅延信号の
変化時におけるビデオ出力信号の状態をもとにし
て、ビデオ入力信号のサンプリング回路でのラツ
チングのエラーを検出するエラー検出回路と、 前記エラー検出回路でエラーが検出されたとき
に、ビデオ入力信号が正しくラツチングされるよ
うに、ビデオ入力信号とサンプリングクロツクの
位相関係を変える選択的遅延回路 とを具備したことを特徴とするビデオインタフエ
イス装置である。
力信号を、サンプリングクロツクでタイミングを
とつてサンプリングし、ビデオ出力信号として出
力するビデオインタフエイス装置において、 前記ビデオ入力信号又はその信号の遅延信号の
変化時におけるビデオ出力信号の状態をもとにし
て、ビデオ入力信号のサンプリング回路でのラツ
チングのエラーを検出するエラー検出回路と、 前記エラー検出回路でエラーが検出されたとき
に、ビデオ入力信号が正しくラツチングされるよ
うに、ビデオ入力信号とサンプリングクロツクの
位相関係を変える選択的遅延回路 とを具備したことを特徴とするビデオインタフエ
イス装置である。
以下、図面により本発明を説明する。
第１図は本発明にかかるビデオインタフエイス
装置の一実施例の構成ブロツク図である。
装置の一実施例の構成ブロツク図である。
第１図において、１０はインタフエイス制御回
路、２０は書込み／読出し制御回路、３０はアド
レスカウンタ、４０はメモリ、５０はクロツク発
振器、６０は位相同期回路、７０は選択的遅延回
路、８０はサンプリング回路、９０はエラー検出
回路、１００はエラー表示手段である。
路、２０は書込み／読出し制御回路、３０はアド
レスカウンタ、４０はメモリ、５０はクロツク発
振器、６０は位相同期回路、７０は選択的遅延回
路、８０はサンプリング回路、９０はエラー検出
回路、１００はエラー表示手段である。
VSYNC，HSYNC及びVIDEO INは垂直同期
信号、水平同期信号及びビデオ入力信号であり、
これらはビデオ信号送出装置から送られる。
信号、水平同期信号及びビデオ入力信号であり、
これらはビデオ信号送出装置から送られる。
インタフエイス制御回路１０は装置全体の制御
を行なう。
を行なう。
書込み／読出し制御回路２０は、水平同期信号
HSYNCと垂直同期信号VSYNC及びインタフエ
イス制御回路１０からの指令をもとにしてアドレ
スカウンタ３０に信号を送つてメモリ４０の書込
みと読出しを制御する。
HSYNCと垂直同期信号VSYNC及びインタフエ
イス制御回路１０からの指令をもとにしてアドレ
スカウンタ３０に信号を送つてメモリ４０の書込
みと読出しを制御する。
メモリ４０にはサンプリング回路８０でサンプ
リングされた情報が格納されている。
リングされた情報が格納されている。
クロツク発振器５０はサンプリングクロツク
CLKを発生する。
CLKを発生する。
位相同期回路６０は、クロツク発振器５０から
のサンプリングクロツクと水平同期信号HSYNC
を受けてこれらの信号の同期化をはかり、アドレ
スカウンタ３０と選択的遅延回路７０に信号を送
出する。
のサンプリングクロツクと水平同期信号HSYNC
を受けてこれらの信号の同期化をはかり、アドレ
スカウンタ３０と選択的遅延回路７０に信号を送
出する。
選択的遅延回路７０は、エラー検出回路９０か
らの信号をもとにしてビデオ入力信号とサンプリ
ングクロツクの位相関係を変える。
らの信号をもとにしてビデオ入力信号とサンプリ
ングクロツクの位相関係を変える。
サンプリング回路８０は、選択的遅延回路７０
からのサンプリングクロツクCLK１でタイミン
グをとつて、ビデオ入力信号VIDEO INをサン
プリングしてビデオ出力信号にして出力する。
からのサンプリングクロツクCLK１でタイミン
グをとつて、ビデオ入力信号VIDEO INをサン
プリングしてビデオ出力信号にして出力する。
エラー検出回路９０は、ビデオ入力信号とビデ
オ出力信号をもとにしてビデオ入力信号がサンプ
リング回路８０にラツチングされたか否かを検出
する。
オ出力信号をもとにしてビデオ入力信号がサンプ
リング回路８０にラツチングされたか否かを検出
する。
エラー表示手段１００は、エラー検出回路９０
でエラーを検出したときにエラー表示をする。
でエラーを検出したときにエラー表示をする。
次に、本発明の特徴となる部分の具体的構成に
ついて説明する。
ついて説明する。
第２図は第１図の要部構成図である。第２図に
おいて第１図と同一のものは同一符号を付ける。
以下、図において同様とする。
おいて第１図と同一のものは同一符号を付ける。
以下、図において同様とする。
選択的遅延回路７０において、７１は遅延手段
であり、位相同期回路６０から送られたサンプリ
ングクロツクにτ1〜τ5の５種類の遅延時間をもた
せる。７２は切換スイツチであり、５種類の遅延
時間がもたせられたサンプリングクロツクが選択
的にサンプリング回路８０に送られるように切り
換える。
であり、位相同期回路６０から送られたサンプリ
ングクロツクにτ1〜τ5の５種類の遅延時間をもた
せる。７２は切換スイツチであり、５種類の遅延
時間がもたせられたサンプリングクロツクが選択
的にサンプリング回路８０に送られるように切り
換える。
サンプリング回路８０はＤタイプのフリツプフ
ロツプ回路であり、Ｄ端子にはビデオ入力信号
VIDEO IN（以下、単にVIDEO INとする）、Ｔ
端子には選選択的遅延回路７０からのサンプリン
グクロツクCLK１が与えられ、Ｑ端子からはビ
デオ出力信号VIDEO OUT（以下、単にVIDEO
OUTとする）が出力される。
ロツプ回路であり、Ｄ端子にはビデオ入力信号
VIDEO IN（以下、単にVIDEO INとする）、Ｔ
端子には選選択的遅延回路７０からのサンプリン
グクロツクCLK１が与えられ、Ｑ端子からはビ
デオ出力信号VIDEO OUT（以下、単にVIDEO
OUTとする）が出力される。
エラー検出回路９０において、９１は遅延回路
であり、VIDEO INに遅延時間τを与える。以
下、この遅延時間が与えられた信号を
DELAYED VIDEOとする。９２及び９３はＤ
タイプのフリツプフロツプ回路である。フリツプ
フロツプ回路９２は、Ｄ端子にはVIDEO OUT、
Ｔ端子には遅延回路９１からの信号がそれぞれ与
えられ、端子からは回路e1が出力される。フリ
ツプフロツプ回路９３は、Ｄ端子にはVIDEO
OUT、Ｔ端子には遅延回路９１からの信号がそ
れぞれ与えられ、Ｑ端子からは信号e2が出力され
る。９４は論理和ゲートであり、信号e1とe2の論
理和をとつて出力する。
であり、VIDEO INに遅延時間τを与える。以
下、この遅延時間が与えられた信号を
DELAYED VIDEOとする。９２及び９３はＤ
タイプのフリツプフロツプ回路である。フリツプ
フロツプ回路９２は、Ｄ端子にはVIDEO OUT、
Ｔ端子には遅延回路９１からの信号がそれぞれ与
えられ、端子からは回路e1が出力される。フリ
ツプフロツプ回路９３は、Ｄ端子にはVIDEO
OUT、Ｔ端子には遅延回路９１からの信号がそ
れぞれ与えられ、Ｑ端子からは信号e2が出力され
る。９４は論理和ゲートであり、信号e1とe2の論
理和をとつて出力する。
エラー表示手段１００において、１０１はモノ
マルチバイブレータ、１０２はLEDである。エ
ラー検出回路９０でエラーが検出されたときに
は、モノマルチバイブレータ１０１は論理和ゲー
ト９４からエラー信号ERRORを受けてLED１０
２にエラー表示をさせる。
マルチバイブレータ、１０２はLEDである。エ
ラー検出回路９０でエラーが検出されたときに
は、モノマルチバイブレータ１０１は論理和ゲー
ト９４からエラー信号ERRORを受けてLED１０
２にエラー表示をさせる。
次に、このようなビデオインタフエイス装置の
動作について説明する。
動作について説明する。
第３図及び第４図は動作説明図のタイムチヤー
トである。
トである。
フリツプフロツプ回路８０に入力される
VIDEO INとサンプリングクロツクCLKの立上
りエツジの位相が、第３図に示すようにＤの範囲
内にないときは、VIDEO INは正しく伝達され、
第４図に示すようにＤの範囲内にあるときには正
しく伝達さない。ここで、Ｄの範囲はフリツプフ
ロツプ回路８０のデータセツトアツプ時間tDSと
データホールド時間tDHによて占められる。
VIDEO INとサンプリングクロツクCLKの立上
りエツジの位相が、第３図に示すようにＤの範囲
内にないときは、VIDEO INは正しく伝達され、
第４図に示すようにＤの範囲内にあるときには正
しく伝達さない。ここで、Ｄの範囲はフリツプフ
ロツプ回路８０のデータセツトアツプ時間tDSと
データホールド時間tDHによて占められる。
信号伝達の正否は次のようにして検出する。
VIDEO INのHIGH状態及びLOW状態にある
時間をtWH及びtWLとすると、遅延回路９１の遅延
時間τはtWH−tDSよりも短い時間になる。
時間をtWH及びtWLとすると、遅延回路９１の遅延
時間τはtWH−tDSよりも短い時間になる。
ここでは、フリツプフロツプ回路８０のデータ
伝搬遅延時間と、フリツプフロツプ回路９２及び
９３のデータセツトアツプ時間とデータホールド
時間は無視して考える。
伝搬遅延時間と、フリツプフロツプ回路９２及び
９３のデータセツトアツプ時間とデータホールド
時間は無視して考える。
フリツプフロツプ回路９２は、VIDEO OUT
をDELAYED VIDEOの立上りエツジで端子
へ伝達する。また、フリツプフロツプ回路９３は
VIDEO OUTをDELAYED VIDEOの立下りエ
ツジで端子Ｑへ伝達する。すなわち、フリツプフ
ロツプ回路９２はDELAYED VIDEOの立上り
が入力されたときにVIDEO OUTがHIGH状態
である場合はLOW信号を端子から出力し、フ
リツプフロツプ回路９３はDELAYED VIDEO
の立下りが入力されたときにVIDEO OUTが
LOW状態である場合にはLOWレベル信号をＱ端
子から出力する。
をDELAYED VIDEOの立上りエツジで端子
へ伝達する。また、フリツプフロツプ回路９３は
VIDEO OUTをDELAYED VIDEOの立下りエ
ツジで端子Ｑへ伝達する。すなわち、フリツプフ
ロツプ回路９２はDELAYED VIDEOの立上り
が入力されたときにVIDEO OUTがHIGH状態
である場合はLOW信号を端子から出力し、フ
リツプフロツプ回路９３はDELAYED VIDEO
の立下りが入力されたときにVIDEO OUTが
LOW状態である場合にはLOWレベル信号をＱ端
子から出力する。
第３図のタイムチヤートに示すように、
VIDEO INが正しく伝達された場合は、
DELAYED VIDEOの立上に時にVIDEO OUT
はHIGH状態になつていて、DELAYED VIDEO
の立下り時にVIDEO OUTはLOW状態になつて
いる。これによつて、信号e1とe2はLOW状態を
保ち、論理和ゲート９４の出力がLOWレベルで
エラーは検出されない。
VIDEO INが正しく伝達された場合は、
DELAYED VIDEOの立上に時にVIDEO OUT
はHIGH状態になつていて、DELAYED VIDEO
の立下り時にVIDEO OUTはLOW状態になつて
いる。これによつて、信号e1とe2はLOW状態を
保ち、論理和ゲート９４の出力がLOWレベルで
エラーは検出されない。
一方、第４図のタイムチヤートに示すように、
VIDEO INが正しく伝達されない場合は、破線
で示す本来伝達されるべき信号が伝達されないた
め、DELAYED VIDEOの立上り時t1にVIDEO
OUTはLOW状態にあるため、信号e1はHIGH状
態にある。これによつて、論理和ゲート９４の出
力信号はHIGH状態になる。モノマルチバイブレ
ータ１０１はこの信号を受けてLED１０２を点
燈させてエラー表示をする。
VIDEO INが正しく伝達されない場合は、破線
で示す本来伝達されるべき信号が伝達されないた
め、DELAYED VIDEOの立上り時t1にVIDEO
OUTはLOW状態にあるため、信号e1はHIGH状
態にある。これによつて、論理和ゲート９４の出
力信号はHIGH状態になる。モノマルチバイブレ
ータ１０１はこの信号を受けてLED１０２を点
燈させてエラー表示をする。
エラー表示がされたときには、遅延手段７１
は、LED１０２が点燈されないようにサンプリ
ングクロツクに遅延時間をもたせる。これによつ
て、適切な位相関係が得られる。
は、LED１０２が点燈されないようにサンプリ
ングクロツクに遅延時間をもたせる。これによつ
て、適切な位相関係が得られる。
このようなエラー検出は、DELAYED
VIDEOの変化点（立上り立下り）ごとに行なわ
れる。
VIDEOの変化点（立上り立下り）ごとに行なわ
れる。
動作説明用のタイムチヤートでVIDEO INの
周期はtWH＋tWLに等しい。通常のTTLレベルのビ
デオ信号ではtWH＝tWLであるため、本発明でもそ
のような場合について説明している。
周期はtWH＋tWLに等しい。通常のTTLレベルのビ
デオ信号ではtWH＝tWLであるため、本発明でもそ
のような場合について説明している。
第５図は本発明にかかるインタフエイス装置の
他の実施例の要部構成図である。
他の実施例の要部構成図である。
この装置では、フリツプフロツプ回路は９２だ
けが設けられ、遅延回路９１と論理和ゲート９４
は省略されている。
けが設けられ、遅延回路９１と論理和ゲート９４
は省略されている。
このような構成の装置によれば、ビデオ入力信
号の立ち上がり時のビデオ出力信号をもとにして
エラー検出を行なう。
号の立ち上がり時のビデオ出力信号をもとにして
エラー検出を行なう。
このような装置によれば、第２図に示す装置に
比べて構成を簡単にすることができる。特に、
Ｒ，Ｇ，Ｂのカラービデオ信号を処理する場合に
効果がある。
比べて構成を簡単にすることができる。特に、
Ｒ，Ｇ，Ｂのカラービデオ信号を処理する場合に
効果がある。
なお、フリツプフロツプ回路は９３だけが設け
られていてもよい。
られていてもよい。
また、ビデオ入力信号はＲ，Ｇ，Ｂのカラービ
デオ信号であつてもよい。この場合は、エラー検
出回路９０は３個並列に設ける必要がある。
デオ信号であつてもよい。この場合は、エラー検
出回路９０は３個並列に設ける必要がある。
このようなビデオインタフエイス装置によれ
ば、次のような効果が得られる。
ば、次のような効果が得られる。
エラー検出回路９０は、ビデオ入力信号又はそ
の遅延信号の変化時に、ビデオ入力信号とサンプ
リングクロツクの位相関係の適否を検出する。こ
れによつて、リアルタイムでビデオ入力信号とサ
ンプリングクロツクの位相関係の適否を判定でき
る。また、実現手段は第２図及び第５図に示す安
価な回路である。
の遅延信号の変化時に、ビデオ入力信号とサンプ
リングクロツクの位相関係の適否を検出する。こ
れによつて、リアルタイムでビデオ入力信号とサ
ンプリングクロツクの位相関係の適否を判定でき
る。また、実現手段は第２図及び第５図に示す安
価な回路である。
また、エラー検出回路９０でエラーが検出され
たときは、選択的遅延回路７０によつて前記位相
関係が適切になるようにサンプリングクロツクの
位相が変えられる。これによつて、確実にサンプ
リングを行なうことができる。
たときは、選択的遅延回路７０によつて前記位相
関係が適切になるようにサンプリングクロツクの
位相が変えられる。これによつて、確実にサンプ
リングを行なうことができる。
第１図は本発明にかかるビデオインタフエイス
装置の一実施例の構成ブロツク図、第２図は第１
図の要部構成図、第３図及び第４図は第１図の装
置の動作説明図、第５図は本発明にかかるビデオ
インタフエイス装置の他の実施例の要部構成を示
したブロツク図である。 ５０…クロツク発振器、７０…選択的遅延回
路、８０…サンプリング回路、９０…エラー検出
回路。
装置の一実施例の構成ブロツク図、第２図は第１
図の要部構成図、第３図及び第４図は第１図の装
置の動作説明図、第５図は本発明にかかるビデオ
インタフエイス装置の他の実施例の要部構成を示
したブロツク図である。 ５０…クロツク発振器、７０…選択的遅延回
路、８０…サンプリング回路、９０…エラー検出
回路。
Claims (1)
- 【特許請求の範囲】 １ ビデオ信号送出装置からのビデオ入力信号
を、サンプリングクロツクでタイミングをとつて
サンプリングし、ビデオ出力信号として出力する
ビデオインタフエイス装置において、 前記ビデオ入力信号又はその信号の遅延信号の
変化時におけるビデオ出力信号の状態をもとにし
て、ビデオ入力信号のサンプリング回路でのラツ
チングのエラーを検出するエラー検出回路と、 前記エラー検出回路でエラーが検出されたとき
に、ビデオ入力信号が正しくラツチングされるよ
うに、ビデオ入力信号とサンプリングクロツクの
位相関係を変える選択的遅延回路 とを具備したことを特徴とするビデオインタフエ
イス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243834A JPS61122688A (ja) | 1984-11-19 | 1984-11-19 | ビデオインタフエイス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243834A JPS61122688A (ja) | 1984-11-19 | 1984-11-19 | ビデオインタフエイス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61122688A JPS61122688A (ja) | 1986-06-10 |
| JPH0379714B2 true JPH0379714B2 (ja) | 1991-12-19 |
Family
ID=17109633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59243834A Granted JPS61122688A (ja) | 1984-11-19 | 1984-11-19 | ビデオインタフエイス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61122688A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05199481A (ja) * | 1992-01-23 | 1993-08-06 | Fanuc Ltd | ビデオ信号の位相制御回路 |
-
1984
- 1984-11-19 JP JP59243834A patent/JPS61122688A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61122688A (ja) | 1986-06-10 |
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