JPS6024497B2 - デ−タ転送方式 - Google Patents

Description

【発明の詳細な説明】 本発明はデータ転送方式に関し、特に制御装贋のクロツ
クとは非同期に動作する非同期インターフェースを介し
て接続され高速なデータ転送レートを有する入出力装置
を制御する際のデ−タ転送方式に関する。

第１図に示す如く、データを送信したり受信したりする
転送制御装置１と入出力装置２との間でデータを転装す
る場合、次のようにした行なわれる。

まず、転送制御装置１が入出力装置２に対してデータの
リード動作を要求する場合、第２図イに示す如く、まず
入出力装置２はストローブィン信号Ｓｉをストローブ信
号線４にて転送制御装置１に送出してデータ転送のタイ
ミングを報告するとともにデータバス６上に転送データ
を送出する。このときこのストローブイン信号Ｓｉの前
後のｔ，およびりまインターフェース上のスキューを補
償するための時間である。転送制御装置１は、このスト
ローブィン信号Ｓｉを検出するとデータバス６上のデー
タを受信するとともに、受領ストロープ信号ＳＯをスト
ローブ信号線３上に送出する。これにより１単位のデー
タ毛鏡送が終了し、以後、必要回数だけ同様の手順にし
たがってデータ転送が行なわれる。また第２図口はライ
ト動作、すなわち転送制御装置１から入出力装置２にデ
ータを送出する場合を示す。

このライト動作の場合には、入出力装置２は、ストロー
プイン信号Ｓｉを送出してデータ転送のタイミング、す
なわちデータ要求を転送制御装置１に対して行ない、転
送制御装置１はこのストローブィン信号Ｓｉを検出した
後、時間らのスキューを補償してストローブアウト信号
ＳＯを入出力装置２に送出し、データ転送を行なったこ
とを報告する。この場合ストローブアゥト信号ＳＯは、
データ転送要求であるストローブィン信号Ｓｉに対する
応答であると同様にデータバス５上のデータが有効であ
ることを示す。これにより入出力装置２ではデータを受
信し、そのライト動作を行なうものである。転送制御装
置１はインターフェース仕様によって定まる所定の時間
後、このストローブアウト信号ＳＯをオフにするが、デ
ータバス５上のデータ８０は、スキュー補償のために時
間しだけ更に有効とされる。このようにして１単位のデ
ータ転送が終了し、以後、必要回数だけ同様の手順にし
たがってデータ転送が行なわれるものである。

なお、第２図イ，口においてデータＢｉ，ＢＯの斜線部
分は、転送単位の転移時におけるバス切替えの為にその
値が不定となる部分である。一般的に、前記した様なデ
ータ転送を実行するための、転送制御装置１と入出力装
置２との間のインターフェース信号であるストロープイ
ン信号Ｓｉは、転送制御装置１の内部クロック信号とは
非同期に発生する。

一方、転送制御装置１が、図示省略したチャネル装置等
の上位装置とデータの送受信を行なうための転送制御装
置１における内部動作は、転送制御装置１の内部クロツ
ク信号に同期して行われる。

それ故、転送制御装置１は、前記非同期インターフェー
ス信号を取扱うための特別な制御手段を具備する必要が
ある。

従来、このような非同期インターフェースを制御する方
法としては、インターフェース上の非同期ストローブ信
号（上記の場合ではＳｉ）を転送制御装置内部のクロッ
ク信号に完全同期化し、その後数種類の転送タイミング
信号を発生させるように構成された転送タイミング回路
を使用した。

しかしながらこの方法によるなら非同期信号を安定的に
同期化し、転送タイミング信号を得るためには多数のク
ロック同期を必要とする。従って高速のデータ転送が必
要となる場合には、この転送タイミング回路への入力と
なるストローブ信号の繰返し周期が限定されることにな
り、このためタイミング回路を多重化しなければならず
、その結果回路が複雑化し、かつ大型化するという欠点
が生ずる。また、データ転送を高速化した場合、データ
送受信用のインターフェース・レジスタとして単一構成
のものでは転送レートの高速化に追従することが不可能
であり、従って緩衝城を含む様に複数個のレジスタをシ
フトレジスタ形成に構成する方式があるが、このような
方式ではデータシフトの為にインターフェース・レジス
タの入出力間に時間差が生じたり、シフトタイミングの
制御回路が複雑になるという様な欠点があった。

したがって本発明の目的は、非同期ストローブ信号の受
信回路のみを２重化し、簡単な構成で、安定かつ高速に
動作可能な転送タイミング発生回路を有するデータ転送
方式を提供することである。

そして本発明の他の目的は、並列接続された一対のイン
ターフェース・レジスタと、前記転送タイミング発生回
路から作成される同期タイミング及び非同期タイミング
とを組合せて使用することにより、簡単な制御で高速デ
ータ転送が可能なデータ転送方式を提供することにある
。そしてこのために本発明におけるデータ転送方式では
ストローブ信号にもとづき自装置のクロックに同期化さ
れた転送タイミング信号を発生する転送タイミング信号
発生手段とインターフェース・レジスタを有するデータ
転送制御装置において、交互に切替えて使用するように
構成された第１ストローフ信号受信回路および第２スト
ローブ信号受信回路と、上記２つのストローブ信号受信
回路のいずれか一方の出力から目装置のクロックに同期
化されたタイミング信号を発生させる同期化回路と、上
記ストローブ信号を遅延させて自装置のクロックとは非
同期なタイミング信号を発生させる非同期タイミング信
号発生手段と、データ送受信用のインターフェース・レ
ジスタとして作用する並列接続された第１レジスタおよ
び第２レジスタと、これら両レジスタ間の入力側の切替
および出力側の切替を上記同期化されたタイミング信号
および非同期タイミング信号により切替えるように制御
したことを特徴とする。以下本発明の一実施例を第３図
〜第７図にもとづき説明する。

第３図は本発明の一実施例を示すブロック図であり、第
４図は第３図における転送タイミング発生回路の詳細説
明図、第５図は第４図の回路動作を示すタイミングチャ
ート、第６図は第３図におけるインターフェース・レジ
スタ回路の詳細説明図、第７図は第６図のインターフェ
ース・レジス夕回路の動作タイミングチャートである。

図中、他図と同符号部は同一部分を示し、１０はインタ
ーフェース・レジスタ回路、１１は転送タイミング発生
回路、１２はデータ・バッファ、１３は転送制御回路、
１４はインターフェース制御回路、１５，１６はデータ
・バッファ１２とインターフェース・レジスタ回路１０
との接続バス、１７はチャネル、２川まインターフェー
ス信号受信回路、２１はインターフェース信号送信回路
、２２ａ，２２ｂは遅延回路、２３〜２５はノット回路
、２６〜２８はアンド回路、２９，３０はナンド回路、
３１はオア回路、３２〜３９はＪ−Ｋフリツプ・フロツ
ブ回路、４０はインターフェース信号受信回路、４１は
インターフェース信号送信回路、４２〜５１はアンド回
路、５２〜５４はノット回路、５５〜５９はオア回路で
ある。インターフェース・レジスタ回路１０は入出力装
置２から送信された受信データあるいは入出力装置２に
対して送信すべき送信データが一時的に保持されるレジ
スタであって、並列接続された一対のレジスタ１０ａお
よびｌｏｂと、これらのレジスタ１０ａおよび１ｏＭこ
対する入力切替回路および出力切替回路から構成されて
おり、その詳細は後述する第６図に示される。そしてレ
ジスター０ａ，ｌｏｂはデータバス５または６のデータ
幅に等しいレジスタである。転送タイミング発生回路１
１は各種転送タイミング信号を発生するものであり、ス
トローブィン信号Ｓｉを受けて、これにもとづきデータ
を上位装置に送出するために必要な各種同期信号を発生
したり、あるいはストロープアウト信号ＳＯを発生する
ような動作を行なう。

データ・バッファー２は、転送制御装置１からチャネル
１７の如き上位装置にデータを送出するとき、そのデー
タが一時保持されたり、あるいは上位装置からデータが
、そのインターフェース制御回路１４に送出されてきた
とき、このインターフェース制御回路１４を経由してこ
の送出されたデータを一時保持するバッファである。

転送制御回路１３は、転送制御装置１が上位装置からデ
ータを受信したりあるいは上位菱直に対してデータを送
出する場合の各種制御を行なったり、また転送制御装置
１と、入出力装置２との間のデータ転送に関する各種制
御を行なうといった、転送制御装置１の全体の制御を行
なうものである。

インターフェース制御回路１４は、転送制御装置１と上
位装置との間のデータの送受信等各種ィンターフヱース
制御を行なうものである。

接続バス１５は、上位装置から送出されたデータを入出
力装置２に転送する際に、データ・バッファ１２に保持
されたデータをインターフェース・レジスタ１０に伝達
するとき使用するバスである。

そして接続バス１６は入出力装置２から送出されてイン
ターフェース・レジスタ１０１こ保持されているデータ
をデータ・バッファ１２に伝達するとき使用するバスで
ある。先ず転送タイミング発生回路１１の動作について
、第４図および第５図にもとづき説明する。

Ｊ−Ｋフリツプ・フロップ回路３２〜３８には、転送制
御装置１の内部クロツクＣＬＫが常時印加されている。
ここでストローブィン信号Ｓｉが入出力装置２から印加
されると、インターフェース信号受信回路２０はこれを
受け、インターフェース信号送信回路２１はこれに応じ
てストローフアウト信号ＳＯを入出力装置２に対して送
出する。このときアンド回路２６の一方の入力端子には
上記ストロープィン信号Ｓｉがそのまま入力し、他方の
入力端子には遅延回路２２ａおよび／ット回路２３を経
由してストローブィン信号Ｓｉに応じた信号が入力され
るので、アンド回路２６にはストロ−ブィン信号Ｓｉに
同期した第５図ホで示す信号ＳＩＰＬＳが出力される。

別にストローブイン信号Ｓｉは非同期タイミング信号発
生手段を構成する遅延回路２２ｂを経由して非同期タイ
ミング信号を構成するＪ−Ｋフリッブ・フロップ回路３
９に印加される。したがって、初めのストローブイン信
号Ｓｉ−１が入力されたとき、Ｊ−Ｋフリツプ・フロツ
プ３９の出力であるクロツクＣＬＫとは非同期の信号Ｂ
ＯＥＶＮは「０」であり、ノット回路２４は「１」を出
力しているので、上記信号ＳＩＰＬＳが出力したときナ
ンド回路２９は「０」を出力し、この結果Ｊ一Ｋフリツ
プ・フロツプ３２はプリセットされて第５図イに示す出
力「１」を生ずる。このＪ−Ｋフリツプ・フロツプ３２
の出力「１」によりＪ一Ｋフリツプ・フロツプ３３がク
ロツクＣＬＫＩの立下りで、口に示す「１」を出力し、
これがオア回路３１に入力される。一方、２番目のスト
ローブィン信号Ｓｉ−２が入力されたとき、Ｊ−Ｋフリ
ツプ・フロツブ３９は遅延回路２２ｂの出力にもとづき
信号ＢＯＥＶＮ「１」を出力している。

それ故、上記２番目のストローブイン信号Ｓｉ−２によ
り生じた信号ＳＩＰＬＳにより今度はナンド回路３０が
「０」を出力し、Ｊ−Ｋフリツプ・フロツプ３４はプリ
セツトされて第５図ハに示す出力「１」を生じ、これに
よりＪ−Ｋフリツプ・フロツプ３５はクロツクＣＬＫ３
の立下りで第５図ニに示す「１」を出力し、オア回路３
１に入力する。かくしてオア回路３１には、第１および
第２のストローブ受信回路の出力であるＪ−Ｋフリップ
・フロツプ３３および３５の出力が交互に印加され、こ
れらをＪ一Ｋフリツプ・フロツプ３６に入力すＪ−Ｋフ
リツブ・フロツプ３６によりクロックＣＬＫと同期した
同期信号ＳＹＮＣＯを作成し、これによりＪ一Ｋフリツ
プ・フロツプ３７および３８から、それぞれ同期信号Ｓ
ＹＮＣＩおよびＳＹＩＥＶが出力される。

すなわち、ストローブイン信号Ｓｉ−１，Ｓｉ−２・・
・にもとづき、ノット回路２４，２５，ナンド回路２９
、アンド回路２７、Ｊ−Ｋフリツプ・フロップ３２，３
３からなる第１のストローブ信号受信回路と、ナンド回
路３０、アンド回路２８、Ｊ−Ｋフリツプ・フロツプ３
４，３５からなる第２のストローブ信号受信回路を交互
に動作させて準同期化したのち、オア回路３１、Ｊ−Ｋ
フリツプ・フ。

ツプ３６，３７，３８よりなる同期化回路により同期化
されたタイミング信号であるＳＹＮＣ０，ＳＹＮＣ１，
ＳＹＩＥＶを得ることができる。なお遅延回路２２ｂ及
びＪ−Ｋフリップ・フロップ３９より構成される同期化
回路により作成される非同期タイミング信号８０ＥＶＮ
は、前記第１および第２のストローブ信号受信回路の入
力を切替えるだけでなく、後述するようにインターフェ
ース・レジスタ回路１０‘こおける第１及び第２のレジ
スタ１０ａ，１０ｂの切替制御にも使用されるものであ
る。次に第６図及び第７図イ，口により、第３図におけ
るインターフェース・レジスタ回路１０の動作について
説明する。

‘１１ リードの場合 ■ 転送制御装置１が入出力装置２からデータをリード
するときは、データバス６から入力されたデ−夕はイン
ターフェース信号受信回路４０を経由した、伝達される
。

このときリード信号ＲＥＡＤが「１」になっているので
、上記データはアンド回路４８、オア回路５７を経由し
てインターフェース・レジスタ１０ａおよびｌｏｂに入
力される。このとき、最初のストローブィン信号Ｓｉ−
１により前記非同期の信号ＳＩＰ瓜が生成されており、
しかもＪ−Ｋフリップ・フロップ３９から出力された信
号ＢＯＥＶＮは初期状態０のため、ノット回路５２は「
１」出力している。したがってアンド回路４４およびオ
ア回路５５を経由してこの最初のストロープ信号Ｓｊに
応じた非同期信号ＳＩＰＬＳにより、レジスタ１０ａの
みにデータがセットされる。■ ２番目のストローブィ
ン信号Ｓｉ−２が伝達されたとき、今度はＪ−Ｋフリツ
プ・フロツプ３９から出力された信号ＢＯＥＶＭま前記
した様に「１」となっているため、今度はアンド回路４
４はオフ，アンド回路４６がオンとなり、非同期の信号
ＳｉｐＬＳにより、レジスタ１ｏｂにのみデータがセッ
トされることになる。

このようにしてリードのときには、レジスタ１０ａ，１
０ｂに交互に非同期の信号にもとづきデータがセットさ
れることになる。■ 上記■によりレジスタ１０ａにセ
ットされたデータは、同期信号ＳＹＩＥＶが初期状態の
「０」のとき、オア回路５９から「０」が出力され、ノ
ット回路５４が「１」を出力するのでアンド回路５０、
オア回路５８および接続バス１６を経由してデータ・バ
ッファ１２に送出され、やがて上位装置に伝達されるこ
とになる。

このとき、データ・バッファ１２に対するアクセス要求
信号は前記の最初のストロープィン信号Ｓｉ−１から生
成された同期信号ＳＹＮＣＯにより作成される。そして
データ・バッファ１２の状態が調べられた後、アクセス
可能であれば次のクロツク周期において同期信号ＳＹＮ
ＣＩによりバッファアクセスが実行される。■ 最初の
ストローブィン信号により上記の如く、Ｊ−Ｋフリツプ
・フロツプ３２，３３、オア回路３１、Ｊ−Ｋフリップ
・フロツプ３６，３ ７，３ ８等により同期信号ＳＹ
ＮＣ０，ＰＹＮＣ１，ＳＹＩＥＶが発生される。

そしてこの同期信号ＳＹＩＥＶが「１」になると、今度
はアンド回路５１が活性化され、レジスタ１０ｂにセッ
トされたデータがアンド回路５１、オア回路５８および
接続バス１６を経由して２番目のストローブィン信号に
より生成されたタイミング信号により前記と同様にデー
タ・バッファ１２に送出されることになる。このように
して同期信号ＳＹ伍Ｖのオン・オフによりレジスタ１０
ａ，１０ｂが選択的に出力されることになる。このよう
にしてリードの場合には、入力は非同期の信号ＢＯＥＶ
Ｎにより制御を受けるが、出力は同期信号ＳＹＩＥＶに
より制御される。【２）ライトの場合 ■ 転送制御装置１から入出力装置２にデータを転送す
るライトの場合には、あらかじめデー夕・バツフア１２
からしジスタ一１０ａ，１０ｂに最初に送出するデータ
が、接続バス１５、ァンド回路４９およびオア回路５７
等を経由してセットされている。

このときライト信号ＷＲＩＴＥが「１」になりストロー
ブイン信号Ｓｉが送出されるとデータの送出が開始され
る。

この場合、Ｊ−Ｋフリップ・フロップ３９は初期状態が
「０」のため非同期の信号ＢＯＥＶＭま「０」であり、
アンド回路４３は「０」、したがってオア回路５９は「
０」を出している。それ故ノット回路５４が「１」を出
力しアンド回路５０が活性化されるので、レジスタ１０
ａにセットされていたデータ（第７図口のレジスタ１０
ａに示すＡ）がアンド回路５０、オア回路５８およびイ
ンターフェース信号送信回路４１を経由してデースバス
５に送出される。そして上記ストローブイン信号Ｓｉに
よりストロープアウト信号ＳＯを送出する。それ故にこ
のストローブアウト信号ＳＯが出力されたときはデース
バス５上にデータが送出されている。■ このストロー
ブアウト信号ＳＯを送出したあとで、Ｊ−Ｋフリップ・
フロップ３９が動作して、非同期の信号ＢＯＥＶＮが「
０」となる。

これにより今度はノット回路５４が「０」を出力してア
ンド回路５０はオフとなり、アンド回路５１が活性化さ
れるので、バッファ１０ｂにセットされているデータが
アンド回路５１、オア回路５８およびインターフェース
信号送信回路４１を経由してデータバス５に送出される
ことになる。■ 一方上記最初のストローブィン信号Ｓ
ｉを受信したとき、上記の如くして、Ｊ−Ｋフリップ・
フロツブ３２，３３、オア回路３１、Ｊ−Ｋフリツプ・
フロツプ３６〜３８から同期信号ＳＹＮＣ０，ＰＹＮＣ
ＩおよびＳＹ伍Ｖが出力される。

そして、このうち同期信号ＳＹＮＣＯにより、データバ
ッファ１２に対するアクセス要求を行ない、同期信号Ｓ
ＹＮＣＩによりそのバッファ・アクセスを行なって接続
バス１５にこの議出したデータ（第７図口のＢＦＯにお
けるＣ）を出力させる。このとき同期信号ＳＹＩＥＶは
「０」であり、ノット回路５３が「１」を出力し、アン
ド回路４５は活性化される。かくしてクロツクＣＬＫが
アンド回路４５およびオア回路５５を経由してレジスタ
１０ａに印加される。それ故このとき接続バス１５に謙
出されたデータは、アンド回路４９（ライト信号ＷＲＩ
ＴＥによりオン状態にある）、オア回路５７を経由して
バッファ１０ａにセットされることになる。このように
して、同期信号ＳＹＮＣＩによりデータ・バッファ１２
から順次ライトデータが出力され、これが同期信号ＳＹ
田Ｖの「０」，「１」にしたがってレジスタ１０ａ，１
０ｂに選択的に入力されることになる。このようにして
ライトの場合には、出力は非同期の信号ＢＯＥＶＭこよ
り制御されるものの、その入力制御はクロツクＣＬＫに
同期した制御により行なわれることになる。

以上説明の如く、結局本発明によれば、非同期ストロー
ブ信号の受信回路のみを２重化すればよいので、タイミ
ング回路全体を完全に２重化することなく、非同期タイ
ミング信号でストロープ信号受信回路の入力を切替えて
やることにより構成が簡単で高速な同期化回路を得るこ
とができる。

しかもインターフェースレジスタ回路に複数のレジスタ
を並列に設けて、これを切替えて使用することができる
ので、データ転送レートを高速化しても、ハードを複雑
化することなくこれに対応することができる。

【図面の簡単な説明】

第１図は転送制御装置と入出力装置とのインターフェー
ス構成例、第２図はそのインターフェ−ス動作例であっ
てイはリード動作、口はライト動作を示し、第３図は本
発明の−実施例を示すブロック図、第４図は第３図にお
ける転送タイミング発生回路の詳細説明図、第５図は第
４図の回路動作を示すタイミングチャート、第６図は第
３図におけるインターフェース・レジスタ回路の詳細説
明図、第７図は第６図のインターフェース・レジスタ回
路の動作夕・ィミングチヤートである。 図において、１０はインターフェース・レジスタ回路、
１１は転送タイミング発生回路、１２はデータ・バッフ
ァ、１３は転送制御回路、１４はインターフェース制御
回路、１５，１６はデータ・バッフア１２とインターフ
エ−ス・レジスタ回路１０との接続バス、１７はチャネ
ル、２０はインターフェース信号受信回路、２１はイン
ターフェース信号送信回路、２２ａ，２２ｂは遅延回路
、２３〜２５はノット回路、２６〜２８はアンド回路、
２９，３０はナンド回路、３１はオア回路、３２，３９
はＪ−Ｋフリツプ・フロツプ回路、４０はインターフェ
ース信号受信回路、４１はインターフェース信号送信回
路、４２〜５１はアンド回路、５２〜５４はノット回路
、５５〜５９はオア回路をそれぞれ示す。第１図 第２図 第３図 図 寸 縦 図 山 鯨 図 ○ 舵 図 ト 船 図 ト 隣

Claims (1)

【特許請求の範囲】
1. １ ストローブ信号にもとづき自装置のクロツクに同期
   化された転送タイミング信号を発生する転送タイミング
   信号発生手段とインターフエース・レジスタを有するデ
   ータ転送制御装置において、交互に切替えて使用するよ
   うに構成された第１ストローブ信号受信回路および第２
   ストローブ信号受信回路と、上記２つのストローブ信号
   受信回路のいずれか一方の出力から自装置のクロツクに
   同期化されたタイミング信号を発生させる同期化回路と
   、上記ストローブ信号を遅延させて自装置のクロツクと
   は非同期なタイミング信号を発生させる非同期タイミン
   グ信号発生手段と、データ送受信用のインターフエース
   ・レジスタとして作用する並列接続された第１レジスタ
   および第２レジスタと、これら両レジスタ間の入力側の
   切替および出力側の切替を上記同期化されたタイミング
   信号および非同期タイミング信号により切替えるように
   制御したことを特徴とするデータ転送方式。