JPH0379715B2

JPH0379715B2 -

Info

Publication number: JPH0379715B2
Application number: JP60081807A
Authority: JP
Inventors: Susumu Matsukura
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1985-04-17
Filing date: 1985-04-17
Publication date: 1991-12-19
Also published as: JPS61240284A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ビデオ信号送出装置からのビデオ入
力信号を、サンプリングクロツクでタイミングを
とつてサンプリングし、ビデオ出力信号として出
力するビデオインタフエイス装置に関するもので
ある。

〔従来の技術〕

ビデオインタフエイス装置は、ビデオ信号送出
装置から送られたビデオ入力信号を、サンプリン
グロツクでタイミングをとりながらサンプリング
して、ビデオ出力信号としてカラープリンタ等に
送るものである。このようなビデオインタフエイ
ス装置では、サンプリングクロツクとビデオ入力
信号が適切な位相関係にないと、ビデオ入力信号
がサンプリング回路に正しくラツチングされなく
なり、正確なサンプリングができなくなる。例え
ば、プリンタのビデオインタフエイス装置では、
ドツト落ち、ドツトずれが生じ、カラープリンタ
では色ずれが生じる。このことから、ビデオイン
タフエイス装置では、サンプリングクロツクとビ
デオ入力信号を適切な位相関係に調整する対策が
必要となる。

このような対策が施されたビデオインタフエイ
ス装置としては、本出願人による特願昭59−
239900号の「ビデオインタフエイス装置」があつ
た。このビデオインタフエイス装置では、フリツ
プフロツプ回路と論理回路からなる位相同期回路
により、サンプリングクロツクを、ビデオ入力信
号に対して一定範囲内の位相差にするものであ
る。

〔発明が解決しようとする問題点〕

しかし、このビデオインタフエイス装置でも、
サンプリングクロツクとビデオ信号送出装置のド
ツトクロツクパルスの周波数の差や、ビデオ入力
信号の波形の乱れ等のために、未だサンプリング
が不完全である。そのため、このビデオインタフ
エイス装置に接続したプリンタでも、印字にドツ
トずれ、色ずれ等が生じるという問題点があつ
た。

本発明は上述した問題点を除去するためになさ
れたものであり、エラーしてサンプリングしたビ
デオ入力信号を再びサンプリングし直し、サンプ
リングをより完全に行なうことができるビデオイ
ンタフエイス装置を実現することを目的とする。

〔問題点を解決するための手段〕

本発明は、ビデオ信号送出装置から送られるビ
デオ入力信号を、サンプリングクロツクでタイミ
ングをとつてサンプリングし、ビデオ出力信号と
して出力するビデオインタフエイス装置におい
て、サンプリングクロツクをビデオ入力信号に対
して一定範囲内の位相差にする疑似同期クロツク
発生回路と、サンプリングされたビデオ入力信号
が格納されるメモリと、ビデオ入力信号とビデオ
出力信号が入力され、ビデオ入力信号の遅延信号
の立上り時と立下り時におけるビデオ出力信号の
状態をもとにしてサンプリングのエラーを１ラス
タ分のデータごとにチエツクするエラー検出回路
と、各ラスタのデータについて、サンプリングの
エラーがチエツクされるまで、そのデータのラス
タアドレスがセツトされているラスタカウンタ
と、前記エラー検出回路でエラーが検出されたと
きに、前記ラスタカウンタにセツトされたラスタ
アドレスをもとにして、エラーしてサンプリング
したデータを次以降のフレーム周期で再びサンプ
リングする制御回路、とを具備したことを特徴と
するビデオインタフエイス装置である。

〔実施例〕

以下、図面により本発明を説明する。

第１図は本発明にかかるビデオインタフエイス
装置の一実施例の構成ブロツク図である。

第１図で、１０はクロツク発振器、２０は疑似
同期クロツク発生回路、３０はサンプリング回
路、４０はメモリ、５０はバツフア、６０はアド
レスカウンタ、７０は書込み／読出し制御回路、
８０はラスタカウンタ回路、９０はエラー検出回
路、１００はエラー信号送出回路、１１０は制御
回路である。

VSYNC、HSYNC及びVIDEO INは、垂直同
期信号、水平同期信号及びビデオ入力信号であ
り、これらはビデオ信号送出装置から与えられ
る。

クロツク発振器１０は、サンプリングクロツク
CLKIを出力する。

疑似同期クロツク発生回路２０は、サンプリン
グクロツクCLK1を、ビデオ入力信号VIDEO IN
（以下、単にVIDEO INとする）に対して一定範
囲内の位相差のクロツク信号CLK2にして出力す
る。

サンプリング回路３０は、VIDEO INを、ク
ロツク信号CLK2でタイミングをとつてサンプリ
ングし、ビデオ出力信号VIDEO OUT（以下、単
にVIDEO OUTとする）として出力する。

メモリ４０には、サンプリングされたデータが
格納される。

バツフア５０は、メモリ４０へ書き込まれるデ
ータの流れと、メモリ４０から読み出されるデー
タの流れを調整する。

アドレスカウンタ６０には、メモリ４０に対し
て読み書きするアドレスがセツトされる。

書込み／読出し制御回路７０は、水平同期信号
HSYNC、クロツク信号CLK2、ラスタカウンタ
８０から書込み要求信号（以下、WR信号とす
る）及び制御回路１１０からの書込みクロツク信
号（以下、RDCLK信号とする）をもとにして、
アドレスカウンタ８０へ信号を送つてメモリ４０
の書込みと読出しを制御する。

ラスタカウンタ回路８０には、制御回路１１０
によりラスタアドレスがセツトされる。また、ラ
スタカウンタ回路８０は、垂直同期信号
VSYNC、水平同期信号HSYNC及び書込み信号
（以下、WRITE信号とする）をもとにして、書
込み／読出し制御回路７０にWR信号を、メモリ
４０にはライトネーブル信号（以下、WE信号と
する）を、制御回路１１０には書込み終了信号
（以下、WREND信号とする）をそれぞれ送る。
ここで、ラスタアドレスは、ビデオ信号送出装置
の画面上における走査線の番号に対応したもので
ある。

エラー検出回路９０は、VIDEO INとVIDEO
OUTが入力され、これらの信号をもとにしてサ
ンプリングエラーをチエツクする。

エラー信号検出回路１００において、１０１は
アンドゲート、１０２はＤタイプのフリツプフロ
ツプである。アンドゲート１０１には、エラー検
出回路１０１の出力とWE信号が入力される。フ
リツプフロツプ１０２は、Ｄ端子には所定のレベ
ルの電圧が印加され、またCK端子にはアンドゲ
ート１０１の出力が、CLK端子にはWRITE信号
がそれぞれ与えられる。サンプリングエラーが生
じたときは、フリツプフロツプ１０２のＱ端子か
ら発生するエラー信号（以下、単にERROR信号
とする）がT_rue（High Level）になる。この
ERROR信号が制御回路１１０に送られると、制
御回路１１０はエラーしてサンプリングされたデ
ータがメモリ４０から読み出されるのを阻止す
る。

制御回路１１０は、CPU、メモリ及びＩ／Ｏ
ポートからなる。

Ｉ／Ｏポートには例えばプリンタが接続されて
いる。

CPUは、エラー検出回路９０でエラーが検出
されたときに、エラーしてサンプリングされたビ
デオ入力信号のラスタアドレスを読み、そのビデ
オ入力信号を次以降のフレーム周期で再びサンプ
リングする。各ラスタのビデオ入力信号につい
て、エラー検出回路でエラーがチエツクされるま
で、そのビデオ入力信号のラスタアドレスは、ラ
スタカウンタ回路８０にセツトされている。この
ため、エラー検出回路９０でエラーが検出された
ときは、ラスタカウンタ回路８０にセツトされた
ラスタアドレスをもとにして、再びサンプリング
すべきビデオ入力信号を判別する。

サンプリングのエラーが検出された場合は、制
御回路１１０は、次のサンプリングを行なう前
に、WRITE信号を僅かな時間だけLow Levelに
してフリツプフロツプ１０２をリセツトする。

第２図は第１図の要部構成を示した図である。
第２図で、第１図と同一のものは同同一符号を付
ける。以下、図において同様とする。

疑似同期クロツク発生回路２０において、２１
はフリツプフロツプ回路、２２は論理回路であ
る。

フリツプフロツプ回路２１はＤタイプのフリツ
プフロツプ回路であり、Ｄ端子にはクロツク発振
器１０からのサンプリングクロツクCLK1が与え
られ、Ｔ端子には水平同期信号HSYNCが与えら
れている。

論理回路２２は、排他的論理和ゲートであり、
サンプリングクロツクCLK1とフリツプフロツプ
回路２１のＱ端子の出力の排他的論理和をとつて
出力する。排他的論理和ゲート２２の出力CLK2
はサンプリング回路３０と書込み／読出し制御回
路７０に与えられる。

サンプリング回路３０は、Ｄタイプのフリツプ
フロツプ回路であり、Ｄ端子にはVIDEO IN、
Ｔ端子には疑似同期クロツク発生回路２０からの
クロツク信号CLK2が与えられ、Ｑ端子からは
VIDEO OUTが出力される。

エラー検出回路９０において、９１は遅延回路
であり、VIDEO INに遅延時間τを与える。以
下、この遅延時間が与えられた信号を
DELAYED VIDEOとする。９２及び９３はＤ
タイプのフリツプフロツプ回路である。フリツプ
フロツプ回路９２は、Ｄ端子にはVIDEO OUT、
Ｔ端子には遅延回路９１からの信号がそれぞれ与
えられ、端子からは信号e₁が出力される。フリ
ツプフロツプ回路９３は、Ｄ端子にはVIDEO
OUT、Ｔ端子には遅延回路９１からの信号がそ
れぞれ与えられ、Ｑ端子からは信号e₂が出力され
る。９４は論理和ゲートであり、信号e₁とe₂の論
理和をとつて出力する。

第３図は第１図のラスタカウンタ回路８０の具
体的な構成を示した図である。

第３図で、８１はプリセツタブルラスタカウン
タ、８２は第１のフリツプフロツプ回路、８３は
ゲート回路、８４は第２のフリツプフロツプ回路
である。

プリセツタブルラスタカウンタ（以下、単にラ
スタカウンタとする）８１は、セツト値が可変な
アツプカウンタである。このラスタカウンタ８１
にはＡ〜Ｉの端子からラスタアドレスが制御回路
１１０によりセツトされる。このラスタアドレス
は、ラスタカウンタ８１のLD端子に垂直同期信
号VSYNCが与えられることによつてロードされ
る。そして、ラスタカウンタ８１はCK端子に水
平同期信号HSYNCが与えられるごとにカウント
アツプする。

第１のフリツプフロツプ回路８２は、Ｄタイプ
のフリツプフロツプであり、Ｄ端子にはWRITE
信号が与えられ、CK端子には垂直同期信号
VSYNCが与えられ、WR信号が出力される。
WR信号は書込み／読出し制御回路７０とゲート
回路９０に与えられる。

ゲート回路８３はナンドゲートであり、ラスタ
カウンタ８１の出力Q_A〜Q_IとWR信号の論理積を
反転したものを出力する。この出力信号がWE信
号である。

第２のフリツプフロツプ回路８４はＤタイプフ
リツプフロツプであり、Ｄ端子にはHIGHレベル
の電圧が印加され、CK端子にはWE信号が、PR
端子にはWRITE信号がそれぞれ与えられ、Ｑ端
子からはWREND信号が出力される。この
WREND信号は制御回路１１０のＩ／Ｑポート
に与えられる。

第１のフリツプフロツプ回路８２、ゲート回路
８３及び第２のフリツプフロツプ回路８４により
書込みタイミング監視部を構成している。

次に、このようなビデオインタフエイス装置の
動作について説明する。

最初に、疑似同期クロツク発生回路２０の動作
について説明する。

第４図及び第５図は疑似同期クロツク発生回路
２０の動作説明用のタイムチヤートである。

これらのタイムチヤートで、第４図は水平同期
信号の立上り時にタイミングクロツクCLK1が
HIGH状態にある場合、第５図はLOW状態にあ
る場合を示したものである。

サンプリングクロツクCLK1の周波数は、ビデ
オ信号を生成するためのビデオ信号送出装置側の
基本クロツクの周波数と同じ値とするが、実際に
はどんな発振器でも周波数に誤差があることか
ら、基本クロツクの周波数と完全に一致するもの
ではない。また、水平同期信号HSYNCの周波数
は、理想的にはサンプリングクロツクCLK1の周
波数の１／ｎ（ｎは整数）の値であるが、実際に
は前記理由により水平同期信号HSYNCとサンプ
リングクロツクCLK1の位相は完全に一致するも
のではない。

第４図に示す場合は、水平同期信号HSYNCの
立上り時刻t₁を境にしてサンプリングクロツク
CLK1の位相が反転してサンプリングクロツク
CLK2となる。

一方、第５図に示す場合は、時刻t₁を境にして
サンプリングクロツクCLK1とCLK2が同位相に
なる。

時刻t₁から、サンプリングクロツクCLK2が
LOW状態からHIGH状態に遷移するまでの時間
をＤとすると、この時間Ｄについての最大値
D_MAX及び最小値D_MINは第４図と第５図に示す場
合では次のようになる。

第４図の場合は、次のとおりである。

D_MIN＝t_DH（MIN）＋ｄ (1) D_MAX＝t_WH−t_DS（MIN）＋ｄ (2) ここで、 t_DH：フリツプフロツプ回路２１の最小データ
ホールド時間 t_DS：フリツプフロツプ回路２１の最小データ
セツトアツプ時間 t_WH：サンプリングクロツクCLK1がHIGH状態
にある時間ｄ：排他的論理和ゲート２２のデータ伝搬遅延
時間一方、第５図の場合は、次のとおりである。

D_MIN＝t_DH（MIN）＋ｄ (3) D_MAX＝t_WL−t_DS（MIN）＋ｄ (4) ここで、 t_WL：サンプリングクロツクCLK2がLOW状態
にある時間今、理想状態として、t_WH＝t_WL＝t_c1/2（t_c1はサン
プリングクロツクCLK1の周期）、 t_DS（MIN）＝t_DH（MIN）＝０とすると、(1)式と(3)
式、(2)式と(4)式は同じ値となり、第４図と第５図
のいずれの場合も、 D_MIN＝ｄ (5) D_MAX＝（t_c1/2）＋ｄ (6) であるから、(5)式と(6)式より D_MAX−D_MIN＝t_c1/2 (7) となる。(7)式に示すように、本来ランダムであつ
た水平同期信号HSYNCに対するサンプリングク
ロツクCLK1の位相は、疑似同期クロツク発生回
路２０により180゜以内の位相差にすることができ
る。

ここで実際にはt_DH（MIN）、t_DS（MIN）は０以
上の値となるが、フリツプフロツプ回路として高
速の素子例えばシヨツトキーTTL等を用いると
周期t_c1に比して十分小さくすることができる。
また、t_WHとt_WLは、発振回路の調整によりt_WH≒
t_WLとすることは十分できる。

第６図は水平同期信号HSYNCとビデオ信号
VIDEOのタイムチヤートである。

第６図(a)と(b)に示すように、ビデオ信号
VIDEOの表示期間のスタートは水平同期信号
HSYNCの立上りから一定時間Ｌ後となる。ここ
で、ビデオ信号送出装置側のクロツク周期をt_c2
とすると、Ｌ＝ｎ t_c2（ｎは整数）となつてい
る。これによつてサンプリングクロツクCLK2は
VIDEO INに対しても一定範囲内の位相差にあ
る。

次に、サンプリング回路３０とエラー検出回路
９０の動作について説明する。

第７図及び第８図は、サンプリング回路３０と
エラー検出回路９０の動作説明用のタイムチヤー
トである。

フリツプフロツプ回路３０に入力される
VIDEO INとサンプリングクロツクCLKの立上
りエツジの位相が、第７図に示すようにＥの範囲
内にないときは、VIDEO INは正しく伝達され、
第８図に示すようにＥの範囲内にあるときには正
しく伝達されない。ここで、Ｅの範囲はフリツプ
フロツプ回路３０のデータセツトアツプ時間t_DS
とデータホールド時間t_DHによつて占められる。

信号伝達の正否は次のようにして検出する。

VIDEO INのHIGH状態及びLOW状態にある
時間をt_WH及びt_WLとすると、遅延回路９１の遅延
時間τはt_WH−t_DSよりも短い時間になる。

ここでは、フリツプフロツプ回路３０のデータ
伝搬遅延時間と、フリツプフロツプ回路９２及び
９３のデータセツトアツプ時間とデータホールド
時間は無視して考える。

フリツプフロツプ回路９２は、VIDEO OUT
をDELAYED VIDEOの立上りエツジで端子
へ伝達する。また、フリツプフロツプ回路９３は
VIDEO OUTをDELAYED VIDEOの立下りエ
ツジで端子Ｑへ伝達する。すなわち、フリツプフ
ロツプ回路９２はDELAYED VIDEOの立上り
が入力されたときにVIDEO OUTがHIGH状態
である場合はLOW信号を端子から出力し、フ
リツプフロツプ回路９３はDELAYED VIDEO
の立下りが入力されたときにVIDEO OUTが
LOW状態である場合にはLOWレベル信号をＱ端
子から出力する。

第７図のタイムチヤートに示すように、
VIDEO INが正しく伝達された場合は、
DELAYED VIDEOの立上り時にVIDEO OUT
はHIGH状態になつていて、DELAYED VIDEO
の立下り時にVIDEO OUTはLOW状態になつて
いる。これによつて、信号e₁とe₂はLOW状態を
保ち、論理和ゲート９４の出力がLOWレベルで
エラーは検出されない。

一方、第８図のタイムチヤートに示すように、
VIDEO INが正しく伝達されない場合は、破線
で示す本来伝達されるべき信号が伝達されないた
め、DELAYED VIDEOの立上り時t₂にVIDEO
OUTはLOW状態にあるため、信号e₁はHIGH状
態にある。これによつて、論理和ゲート９４の出
力信号はHIGH状態になる。

このようなエラー検出は、DELAYED
VIDEOの変化点（立上りと立下り）ごとに行な
われる。

動作説明用のタイムチヤートでVIDEO INの
周期はt_WH＋t_WLに等しい。通常のTTLレベルのビ
デオ信号ではt_WH＝t_WLであるため、本発明でもそ
のような場合について説明している。

次に、ラスタカウンタ回路８０の動作について
説明する。

第９図はラスタカウンタ回路８０の動作説明図
のフローチヤートである。

データを利用する側例えばプリンタ等から制御
回路１１０のＩ／Ｏポートを通じて送られる信号
によりラスタカウンタ８１にラスタアドレスがセ
ツトされる。このセツト値ｎは、ラスタカウンタ
８１としてアツプカウンタを用いているため、指
定ラインの番号をｌ、ラスタカウンタ８１のオー
バーフロー値をｃとすると、ｎ＝ｃ−ｌとなる。このラスタアドレスは、ラスタカウンタ
８１にVSYNCが与えられることによつてラスタ
カウンタ８１にロードされる。

ここで、書き込み命令が発生すると、WRITE
信号がHIGHレベルになる。

この状態で、ラスタカウンタ８１はVSYNCの
立上りエツジ（時刻t₃）からHSYNCが送られる
ごとにカウントアツプしていく。１個のHSYNC
に従つて送られる信号は、画面上の１走査線分の
データに相当している。

やがて、指定ラインのHSYNCがラスタカウン
タに到達すると、ラスタカウンタ８１はオーバー
フローし（Q_A〜Q_Iの全てがHIGHレベルにな
る）、ナンドゲード８３が出力するWE信号は
LOWレベルになる。このときが時刻t₅である。
このときに、書込み／読出し制御回路７０からの
信号によりアドレスカウンタ６０が画面の水平方
向のドツトアドレスをカウント出力し、これによ
つて指定ラインのデータはサンプリング回路３０
を通じてメモリ５０へ書き込まれる。

指定ラインの走査が終了すると、WE信号は再
びHIGHレベルになり、メモリ４０への書込みは
不可能になる。このときが時刻t₅である。これと
同時に、第２のフリツプフロツプ回路８４が出力
するWREND信号はLOWレベルになる。

データを利用する側は制御回路１１０のＩ／Ｏ
ポートを通じてLOWレベルのWREND信号を受
けることによつてメモリ４０への書込みが終了し
たことを検知する。その後、データを利用する側
は、任意の時間にWRITE信号をLOWレベルに
し、読出しクロツクを送出し、読出しアドレスを
順次指定しながらメモリ４０の内容を読み出す。

なお、VIDEO INは、Ｒ，Ｇ，Ｂのカラービ
デオ信号であつてもよい。

次に、制御回路１１０の動作について説明す
る。

第１０図は制御回路１１０の動作手順を示した
フローチヤートである。この動作は、制御回路１
１０内のフアームウエアに基づいて行なわれる。

VIDEO INは、１ラスタ（ビデオ信号送出装
置の画面における１走査線）分のデータごとにサ
ンプリングされ、メモリ４０に書き込まれる。

１走査線分のデータが書き込まれたところで、
エラー信号送出回路１００からの信号をもとにし
て、サンプリングエラーのチエツクを行なう。サ
ンプリングエラーの有無についての判断がＸであ
る。

サンプリングエラーがない場合すなわち判断Ｘ
がYESである場合は、次の走査線のデータの書
き込みを行なう。

サンプリングエラーがある場合すなわち判断Ｘ
がNOである場合は、次以降のフレーム周期（次
以降の垂直同期信号VSYNCの周期）でエラーし
たデータを再びサンプリングする。判断Ｘが行な
われた時点ではエラーしたデータのラスタアドレ
スがまだラスタカウンタ８１にセツトされている
ため、再びサンプリングすべきデータは判別でき
る。

サンプリングの再試行時には、VIDEO INと
クロツク信号CLK2の位相関係は前回と同じでは
ない。このため、何回かサンプリングを試行する
うちに、サンプリングエラーのないデータがメモ
リ４０に書き込まれる。このエラーのないデータ
がメモリ４０から読み出されて、ビデオインタフ
エイス装置に接続されたプリンタでプリントアウ
トされる。

〔効果〕

本発明にかかるビデオインタフエイス装置によ
れば、次のような効果が得られる。

すなわちサンプリングのエラーが発生したとき
は、エラーありの信号が制御回路１１０へ送られ
る。このときに、制御回路１１０は、ラスタカウ
ンタにセツトされたラスタアドレスをもとにし
て、次以降のフレーム周期で、エラーしてサンプ
リングしたデータを再びサンプリングする。これ
によつて、サンプリングをより完全に行なうこと
ができ、ビデオ信号送出装置の画面の再現性が良
好になる。

【図面の簡単な説明】

第１図は本発明にかかるビデオインタフエイス
装置の一実施例の構成ブロツク図、第２図及び第
３図は第１図装置の具体的構成を示した図、第４
図〜第１０図は第１図装置の動作説明図である。１０…クロツク発振器、２０…疑似同期クロツ
ク発生回路、３０…サンプリング回路、４０…メ
モリ、８０…ラスタカウンタ回路、８１…ラスタ
カウンタ、９０…エラー検出回路、１００…エラ
ー信号送出回路、１１０…制御回路。

Claims

【特許請求の範囲】１ビデオ信号送出装置から送られるビデオ入力
信号を、サンプリングクロツクでタイミングをと
つてサンプリングし、ビデオ出力信号として出力
するビデオインタフエイス装置において、サンプリングクロツクをビデオ入力信号に対し
て一定範囲内の位相差にする疑似同期クロツク発
生回路と、サンプリングされたビデオ入力信号が格納され
るメモリと、ビデオ入力信号とビデオ出力信号が入力され、
ビデオ入力信号の遅延信号の立上り時と立下り時
におけるビデオ出力信号の状態をもとにしてサン
プリングのエラーを１ラスタ分のデータごとにチ
エツクするエラー検出回路と、各ラスタのデータについて、サンプリングのエ
ラーがチエツクされるまで、そのデータのラスタ
アドレスがセツトされているラスタカウンタと、前記エラー検出回路でエラーが検出されたとき
に、前記ラスタカウンタにセツトされたラスタア
ドレスをもとにして、エラーしてサンプリングし
たデータを次以降のフレーム周期で再びサンプリ
ングする制御回路、とを具備したことを特徴とするビデオインタフエ
イス装置。