JPH0379870B2 - - Google Patents
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- Publication number
- JPH0379870B2 JPH0379870B2 JP59170690A JP17069084A JPH0379870B2 JP H0379870 B2 JPH0379870 B2 JP H0379870B2 JP 59170690 A JP59170690 A JP 59170690A JP 17069084 A JP17069084 A JP 17069084A JP H0379870 B2 JPH0379870 B2 JP H0379870B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- layer
- base
- transistor
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
- H10D84/0116—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including integrated injection logic [I2L]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はI2L（IIL：Integrated Injection
Logic）を含む集積回路の製造方法に関するもの
である。
Logic）を含む集積回路の製造方法に関するもの
である。
従来例の構成とその問題点
まず、従来のバイポーラICとI2L回路を同一シ
リコン基板上で製作する場合の製造工程を第１図
Ａ〜Ｈの工程順断面図を参照して説明する。以
下、Ａ〜Ｈの各項は第１図のＡ〜Ｈの各図工程と
対応して説明したものである。
リコン基板上で製作する場合の製造工程を第１図
Ａ〜Ｈの工程順断面図を参照して説明する。以
下、Ａ〜Ｈの各項は第１図のＡ〜Ｈの各図工程と
対応して説明したものである。
(A) Ｐ型シリコン基板１に砒素あるいはアンチモ
ンの熱拡散やイオン注入により埋込層２を形成
する。
ンの熱拡散やイオン注入により埋込層２を形成
する。
(B) 上記Si基板１上にｎ型の単結晶層３を成長さ
せる。
せる。
(C) トランジスタ相互間あるいはダイオード、抵
抗の島との分離、そしてI2Lとの分離のためボ
ロンなどによりP+型の分離拡散４をシリコン
基板１に到達する深さに行なう。これにより分
離された島５−１，５−２を形成する。この場
合、５−１にはI2L素子を５−２にはバイポー
ラトランジスタを形成する予定領域である。
抗の島との分離、そしてI2Lとの分離のためボ
ロンなどによりP+型の分離拡散４をシリコン
基板１に到達する深さに行なう。これにより分
離された島５−１，５−２を形成する。この場
合、５−１にはI2L素子を５−２にはバイポー
ラトランジスタを形成する予定領域である。
(D) 次にトランジスタのコレクタ抵抗あるいは
I2L素子のエミツタ抵抗の低下等の効果を生む
ためにN+型拡散層６をN+型埋込層２に到達す
るように拡散する。これは一般にコレクタウオ
ールと呼ばれる。
I2L素子のエミツタ抵抗の低下等の効果を生む
ためにN+型拡散層６をN+型埋込層２に到達す
るように拡散する。これは一般にコレクタウオ
ールと呼ばれる。
(E) 熱拡散やイオン注入法を使つて、Ｐ型拡散層
７を形成し、I2L素子のインジエクタ７−１、
I2L素子の縦型NPNトランジスタのベース７−
２を形成する。インジエクタ７−１は５−１を
ベース、７−２をコレクタとする。PNPトラ
ンジスタのエミツタに相当する。
７を形成し、I2L素子のインジエクタ７−１、
I2L素子の縦型NPNトランジスタのベース７−
２を形成する。インジエクタ７−１は５−１を
ベース、７−２をコレクタとする。PNPトラ
ンジスタのエミツタに相当する。
(F) ついで、島５−１，５−２に熱拡散やイオン
注入を使つて、ボロンを用いてＰ型拡散層８を
作り、たて型NPNトランジスタのベース層を
形成する。
注入を使つて、ボロンを用いてＰ型拡散層８を
作り、たて型NPNトランジスタのベース層を
形成する。
(G) リン又は砒素を用いてN+型拡散によりバイ
ポーラトランジスタのエミツタ９−１、I2L素
子のNPN縦型トランジスタのコレクタ９−２，
９−３を形成する。I2L素子におけるNPN縦型
トランジスタは５−１をエミツタ、７−２をベ
ース、９−２あるいは９−３をコレクタとする
構造で、バイポーラトランジスタのコレクター
エミツタを逆にしたものとなる。
ポーラトランジスタのエミツタ９−１、I2L素
子のNPN縦型トランジスタのコレクタ９−２，
９−３を形成する。I2L素子におけるNPN縦型
トランジスタは５−１をエミツタ、７−２をベ
ース、９−２あるいは９−３をコレクタとする
構造で、バイポーラトランジスタのコレクター
エミツタを逆にしたものとなる。
またコレクタウオール６は必要ない場合もあ
るのでn+型拡散９によりトランジスタのコレ
クタコンタクト９−４とI2L素子のエミツタコ
ンタクト９−５を形成する。
るのでn+型拡散９によりトランジスタのコレ
クタコンタクト９−４とI2L素子のエミツタコ
ンタクト９−５を形成する。
(H) しかる後、シリコン酸化膜１０の必要な箇所
にコンタクト窓を開けてアルミニウム電極１１
を形成する。
にコンタクト窓を開けてアルミニウム電極１１
を形成する。
ところで、I2L素子の伝播遅延時間はI2L素子に
蓄積された電荷を充放電するのに必要な時間で与
えられ、低電流域ではI2L素子の接合容量に蓄積
される電荷が支配的となり、大電流域ではI2L素
子のエミツタ領域に蓄積される電荷が支配的とな
るため、低電流域での伝播遅延時間を短かくする
ためにはエピタキシヤル層の濃度が低い方が良い
が、一方大電流域での伝播遅延時間を速くするに
はエピタキシヤル層は濃度が高い方が望ましい。
このため、I2L素子のエミツタ層にN+層を拡散す
る方法もとられている。
蓄積された電荷を充放電するのに必要な時間で与
えられ、低電流域ではI2L素子の接合容量に蓄積
される電荷が支配的となり、大電流域ではI2L素
子のエミツタ領域に蓄積される電荷が支配的とな
るため、低電流域での伝播遅延時間を短かくする
ためにはエピタキシヤル層の濃度が低い方が良い
が、一方大電流域での伝播遅延時間を速くするに
はエピタキシヤル層は濃度が高い方が望ましい。
このため、I2L素子のエミツタ層にN+層を拡散す
る方法もとられている。
しかしながら、この方法では工程が増えること
の他に、N+層をイオン注入法を使つて形成すれ
ば欠陥が出やすいという欠点もある。
の他に、N+層をイオン注入法を使つて形成すれ
ば欠陥が出やすいという欠点もある。
発明の目的
本発明はかかる欠点を改善すべく、I2L素子の
縦型NPNトランジスタのベース直下に高濃度の
エピタキシヤル層を成長し、その上に連続的に低
濃度のエピタキシヤル層を成長させ、高速動作可
能なI2L素子を供給することを目的としている。
縦型NPNトランジスタのベース直下に高濃度の
エピタキシヤル層を成長し、その上に連続的に低
濃度のエピタキシヤル層を成長させ、高速動作可
能なI2L素子を供給することを目的としている。
発明の構成
すなわち、本発明の特徴はI2L素子の縦型NPN
トランジスタのベース層を、バイボーラトランジ
スタのベース層よりも深くし、その縦型NPNト
ランジスタのベースの直下部に高濃度エピタキシ
ヤル層を形成し、その上に連続的に低濃度のエピ
タキシヤル層を形成することによつて、I2L素子
の性能を向上させるものである。
トランジスタのベース層を、バイボーラトランジ
スタのベース層よりも深くし、その縦型NPNト
ランジスタのベースの直下部に高濃度エピタキシ
ヤル層を形成し、その上に連続的に低濃度のエピ
タキシヤル層を形成することによつて、I2L素子
の性能を向上させるものである。
実施例の説明
以下本発明を第２図Ａ〜Ｈの実施例工程順断面
図をもとに説明する。第２図において第１図と同
じものには同じ記号を用いている。
図をもとに説明する。第２図において第１図と同
じものには同じ記号を用いている。
(A) Ｐ型シリコン基板１に砒素あるいはアンチモ
ンを用いて熱拡散やイオン注入によりN+型低
抵抗埋込層２を形成する。
ンを用いて熱拡散やイオン注入によりN+型低
抵抗埋込層２を形成する。
(B) 上記基板１上に、まず高濃度のＮ型エピタキ
シヤル層３−１を形成し、引き続き３−１より
も低濃度のエピタキシヤル層３−２を形成す
る。
シヤル層３−１を形成し、引き続き３−１より
も低濃度のエピタキシヤル層３−２を形成す
る。
(C) トランジスタ相互間あるいはダイオード、抵
抗の島との分離、そしてI2Lとの分離のためボ
ロン等によりP+型の分離拡散層４をＰ型基板
１に到達する深さに形成することにより分離さ
れたＮ型の島５−１，５−２を形成する。
抗の島との分離、そしてI2Lとの分離のためボ
ロン等によりP+型の分離拡散層４をＰ型基板
１に到達する深さに形成することにより分離さ
れたＮ型の島５−１，５−２を形成する。
(D) 高濃度のＮ型層であるコレクタウオール６を
作るためにリン等を用いて熱拡散やイオン注入
によつてn+埋込層２に到達するように形成す
る。
作るためにリン等を用いて熱拡散やイオン注入
によつてn+埋込層２に到達するように形成す
る。
(E) 次に島５−１に熱拡散やイオン注入を使つて
ボロン等を用いてＰ型のI2L素子のインジエク
ター７−１及び縦型NPNトランジスタのベー
ス７−２を形成する。このとき、Ｐ型拡散層は
エピタキシヤル層３−２よりも浅くする。
ボロン等を用いてＰ型のI2L素子のインジエク
ター７−１及び縦型NPNトランジスタのベー
ス７−２を形成する。このとき、Ｐ型拡散層は
エピタキシヤル層３−２よりも浅くする。
(F) 次いで、島５−２に熱拡散やイオン注入等を
使つて、ボロンを用い、７−１のインジエクタ
よりも浅いＰ型拡散層８を作り、バイポーラト
ランジスタのベースを形成する。
使つて、ボロンを用い、７−１のインジエクタ
よりも浅いＰ型拡散層８を作り、バイポーラト
ランジスタのベースを形成する。
(G) しかるのち、リンあるいは砒素を用いて、熱
拡散やイオン注入によりN+層を作る。それに
よつてバイポーラトランジスタのエミツタ９−
１及びI2Lのnpn縦型トランジスタのコレクタ
９−２，９−３を形成する。またコレクタウオ
ール６は必要ない場合もあるので、N+型拡散
層９によりトランジスタのコレクタコンタクト
９−４とI2L素子のエミツタコンタクト９−５
も形成する。
拡散やイオン注入によりN+層を作る。それに
よつてバイポーラトランジスタのエミツタ９−
１及びI2Lのnpn縦型トランジスタのコレクタ
９−２，９−３を形成する。またコレクタウオ
ール６は必要ない場合もあるので、N+型拡散
層９によりトランジスタのコレクタコンタクト
９−４とI2L素子のエミツタコンタクト９−５
も形成する。
(H) しかる後に、シリコン酸化膜SiO2１０に必
要な箇所にコンタクト窓をあけて電極１１を形
成する。
要な箇所にコンタクト窓をあけて電極１１を形
成する。
以上の方法によれば、I2L素子のベース直下部
のＮ型エピタキシヤル層を高濃度で形成し、その
上により低濃度のＮ型エピタキシヤル層を形成す
ることができるために、大電流域及び小電流域で
I2L素子の伝播遅延時間を速くすることができ、
さらに、バイポーラトランジスタの耐圧も確保で
きる。
のＮ型エピタキシヤル層を高濃度で形成し、その
上により低濃度のＮ型エピタキシヤル層を形成す
ることができるために、大電流域及び小電流域で
I2L素子の伝播遅延時間を速くすることができ、
さらに、バイポーラトランジスタの耐圧も確保で
きる。
発明の効果
本発明によれば、新たに工程を増やすことなし
に、I2L素子の伝播遅延時間の高速化を達成する
具体的な方法を実現するもので、高速なI2Lと通
常のバイポーラトランジスタとの一体化形成を実
現することができる。
に、I2L素子の伝播遅延時間の高速化を達成する
具体的な方法を実現するもので、高速なI2Lと通
常のバイポーラトランジスタとの一体化形成を実
現することができる。
第１図Ａ〜ＨはI2L素子とNPNトランジスタの
従来法の製造工程順断面図、第２図Ａ〜Ｈは本発
明の一実施例の製造工程順断面図である。 １…ｐ型Si基板、２…n+型埋込層、３…ｎ型エ
ピタキシヤル層、３−１…高濃度ｎ型エピタキシ
ヤル層、３−２…低濃度ｎ型エピタキシヤル層、
４…Ｐ型分離拡散層、５−１，５−２…ｎ形層、
６…n+型コレクタウオール、７−１…Ｐ型I2L素
子インジエクタ、７−２…Ｐ型I2L素子の縦型
NPNトランジスタのベース、８…バイポーラト
ランジスタのベース、９−１…バイポーラトラン
ジスタのエミツタ、９−２…I2L素子のコレクタ、
９−３…I2L素子のコレクタ、９−４，９−５…
n+拡散層、１０…二酸化シリコン膜、１１…電
極。
従来法の製造工程順断面図、第２図Ａ〜Ｈは本発
明の一実施例の製造工程順断面図である。 １…ｐ型Si基板、２…n+型埋込層、３…ｎ型エ
ピタキシヤル層、３−１…高濃度ｎ型エピタキシ
ヤル層、３−２…低濃度ｎ型エピタキシヤル層、
４…Ｐ型分離拡散層、５−１，５−２…ｎ形層、
６…n+型コレクタウオール、７−１…Ｐ型I2L素
子インジエクタ、７−２…Ｐ型I2L素子の縦型
NPNトランジスタのベース、８…バイポーラト
ランジスタのベース、９−１…バイポーラトラン
ジスタのエミツタ、９−２…I2L素子のコレクタ、
９−３…I2L素子のコレクタ、９−４，９−５…
n+拡散層、１０…二酸化シリコン膜、１１…電
極。
Claims (1)
- １ 一導電型を有する半導体基板上に反対導電型
の埋込層を選択的に形成し、この基板上に前記反
対導電型で、まず高濃度の半導体層を形成し、引
き続き低濃度の半導体層を形成する工程と、この
半導体層を分離してI2L素子、バイポーラトラン
ジスタ形成用の第１、第２の島領域を形成する工
程と、前記第１の島領域に前記I2L素子のインジ
エクタ及び縦型NPNトランジスタのベース層を
形成する工程と、前記第２の島領域に前記バイポ
ーラトランジスタのベースを前記I2L素子のイン
ジエクタよりも浅く形成する工程と、前記縦型ト
ランジスタのベース、前記バイポーラトランジス
タのベースにそれぞれ前記I2L素子のコレクタ前
記バイポーラトランジスタのエミツタを同時形成
する工程とを備えたことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170690A JPS6148966A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170690A JPS6148966A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6148966A JPS6148966A (ja) | 1986-03-10 |
| JPH0379870B2 true JPH0379870B2 (ja) | 1991-12-20 |
Family
ID=15909586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59170690A Granted JPS6148966A (ja) | 1984-08-16 | 1984-08-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148966A (ja) |
-
1984
- 1984-08-16 JP JP59170690A patent/JPS6148966A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6148966A (ja) | 1986-03-10 |
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