JPH0380495A - シーケンシャルデコーダ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、例えばシーケンシャルアクセスメモリに使用
されるシーケンシャルデコーダに関する。

（従来の技術） 第９図および第１０図は、シーケンシャルアクセスメモ
リに使用されるシーケンシャルデコーダの従来例を示し
ている。即ち、第９図に示すシーケンシャルデコーダは
、シーケンシャル段数がｎであり、ｎ段のＤ型フリップ
フロップ回路９０・・・がシリアル接続されてなる。こ
のシーケンシャルデコーダは、メモリセルアレイの一端
側に配置されるので、メモリセルの大きさ（ピッチ）で
制限を受けた領域にＤ型フリップフロップ回路９０のパ
ターンレイアウトを行なう必要がある。しかし、Ｄ型フ
リップフロップ回路９０は、回路構成が複雑で使用素子
数が多いので、そのバタ、−ン面積が大きくなり、メモ
リセルのピッチ方向に垂直な方向にパターンが大きくな
ってしまう。

一方、第１０図に示すシーケンシャルデコーダは、シー
ケンシャル段数がｎであり、Ｎｏｇ２ｎ段のフリップフ
ロップ回路９１・・・からなるバイナリカウンタ部１０
０と、このバイナリカウンタ部１００の各段の出力信号
（正相信号、逆相信号）をデコードするデコーダ部１０
１とからなる。このシーケンシャルデコーダは、フリッ
プフロップ回路９１・・・の段数１１ｏｇ２ｎがｎより
少ないので、フリップフロップ回路９１のパターンレイ
アウトがメモリセルのピッチで制限されなくなる。しか
し、バイナリカウンタ部１００の出力をメモリセルのピ
ッチ方向に垂直な方向に引出してデコーダ部１０１へ入
力させるための配線領域１０２を必要とするので、上記
シーケンシャルデコーダは、メモリセルのピッチ方向に
垂直な方向にパターンが大きくなってしまう。特に、シ
ーケンシャル段数ｎが多くなるにつれてバイナリカウン
タ部・デコーダ部間に多くの配線を必要とし、その配線
領域１０２が著しく増大し、メモリ集積回路チップ上の
パターン占有面積が大きくなってしまう。

（発明が解決しようとする課題） 上記したように従来のシーケンシャルデコーダは、シー
ケンシャル段数と同数のＤ型フリップフロップ回路を用
いる場合にはメモリセルのピッチ方向（データシフト方
向）に垂直な方向にパターンが大きくなり、また、バイ
ナリカウンタとデコーダとを用いる場合にはシーケンシ
ャル段数が多くなるにつれてバイナリカウンタ部・デコ
ーダ部間の配線領域が増大し、メモリ集積回路チップ上
のパターン占有面積が大きくなってしまうという問題が
ある。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、パターン面積を縮小でき、シーケンシャル段
数が多くなっても集積回路チップ上のパターン占有面積
が大きくなることを抑制できるシーケンシャルデコーダ
を提供することにある。

［発明の構成］ （課題を解決するための手段） 本発明のシーケンシャルデコーダは、データ転送ゲート
およびプリセッタブルなデータ反転転送回路がシリアル
に接続されてなる１ビット遅延回路が各段に用いられ、
この１ビット遅延回路が全体としてシリアルあるいはル
ープ状に接続され、奇数段のデータ転送ゲートと偶数段
のデータ転送ゲートとがデータ転送用クロックにより交
互に駆動されるシリアルレジスタ部と、このシリアルレ
ジスタ部の各段のデータ反転転送回路の両端電圧が与え
られてシーケンシャル出力を発生するようにデコードす
るデコーダ部とを具備することを特徴とする。

（作　用） 初期状態において、シリアルレジスタ部の各段のデータ
反転転送回路を所望のデータ状態にプリセットされ、次
いで、データ転送用クロックによりシリアルレジスタ部
の奇数段のデータ転送ゲートと偶数段のデータ転送ゲー
トとが交互に駆動されることにより、デコーダ部の各段
出力が順次オンになり、シーケンシャルアクセス用の出
力信号が発生する。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、シーケンシャルアクセスメモリの構成を概略
的に示しており、１０はメモリセルアレイ、１１はロウ
アドレス信号をデコードするロウデコーダ、１２はメモ
リセルアレイ１０の一端側に配置されたシーケンシャル
デコーダである。このシーケンシャルデコーダ１２は、
シリアルレジスタ部１３と、このシリアルレジスタ部１
３の各段出力が与えられてシーケンシャル出力を発生す
るようにデコードするデコーダ部１４とからなる。

メモリセルアレイｌＯは、ａウデコーダ１１の出力によ
りロウ選択が行われ、シーケンシャルデコーダ１２のシ
ーケンシャル出力によりカラム選択が行われる。

なお、シーケンシャルデコーダ１２のシーケンシャル出
力によりロウ選択を行い、カラムデコーダ（図示せず）
の出力によりカラム選択を行うようにしてもよい。

第２図は、第１図中のシーケンシャルデコーダ１２を取
出して一例を示している。シリアルレジスタ部１３は、
データ転送ゲート２１およびプリセッタブルなデータ反
転転送回路２２がシリアルに接続されてなる１ビット遅
延回路が各段に用いられており、この１ビット遅延回路
が全体としてシリアルに接続されている。そして、プリ
セット用のセット信号Ｓｅｔ、リセット信号Ｒｅ５ｅｔ
およびデータ転送用クロックが与えられ、奇数段のデー
タ転送ゲート２１、偶数段のデータ転送ゲート２１がデ
ータ転送用クロックにより交互に駆動されるように構成
されている。

ここで、データ転送ゲート２１として、例えばＣＭＯＳ
トランスファゲート（ＮチャネルトランジスタＴＮおよ
びＰチャネルトランジスタＴＰが並列に接続されてなる
）が用いられており、データ転送用クロックとしてクロ
ック（φ１、φ２）および、その反転クロック（φ１１
φ２）が与えられる。このクロックφ１５φ２は互いに
逆相の相補信号または互いにオーバーラツプしない二相
信号であり、奇数段のＣＭＯＳ）ランスファゲート２１
のＮチャネルトランジスタ、Ｐチャネルトランジスタの
各ゲートに対応してクロックφ１１φｌが与えられ、偶
数段のＣＭＯＳ）ランスファゲート２１のＮチャネルト
ランジスタ、Ｐチャネルトランジスタの各ゲートに対応
してクロックφ２、φ２が与えられる。

なお、シリアルレジスタ部１３にプリセット用のセット
信号Ｓｅｔが入力した時にデータ転送用クロックの入力
が禁止ゲート回路２３により禁止されるようになってお
り、この禁止ゲート回路２３はリセット信号Ｒｅ５ｅｔ
により禁止制御される。

シリアルレジスタ部１３における初段および偶数段のデ
ータ反転転送回路２２・・・は、それぞれ例えば第３図
（ａ）に示すように構成され、初段を除く奇数段のデー
タ反転転送回路２２・・・は、それぞれ例えば第３図（
ｂ）に示すように構成されている。

即ち、第３図（ａ）において、３１はプリセット用のＰ
チャネルトランジスタ、３２はデータ反転保持回路であ
る。このデータ反転保持回路３２としては、例えばイン
バータ３３の出力端・入力端間にインバータ３４が帰還
接続されてなる。プリセット用のＰチャネルトランジス
タ３１のソースは電源電位Ｖｃｃに接続されており、こ
のＰチャネルトランジスタ３１のドレインにデータ反転
保持回路３２の入力端が接続されている。

第３図（ｂ）において、３５はプリセット用のＮチャネ
ルトランジスタ、３２はデータ反転保持回路である。プ
リセット用のＮチャネルトランジスタ３５のソースは接
地電位ＶＳＳに接続され、このＮチャネルトランジスタ
３５のドレインにデータ反転保持回路３２の入力端Ａが
接続されている。

なお、データ反転保持回路３２において、帰還用インバ
ータ３４の出力が前段のＣＭＯＳ）ランスファゲート２
１の出力と衝突する場合の影響を小さくするため（こ、
順方向に接続されているインバータ３３の相互コンダク
タンスｇｍ１よりも帰還用インバータ３４の相互コンダ
クタンスｇｍｚの方が小さく設計されている。

そして、シリアルレジスタ部１３の各段のプリセット用
のＮチャネルトランジスタ３５のゲートにはセット信号
Ｓｅｔが与えられ、各段のプリセット用のＰチャネルト
ランジスタ３１のゲートにはセット信号Ｓｅｔの反転信
号であるリセット信号Ｒｅ５ｅｔが与えられる。

また、シリアルレジスタ部１３の初段では、ＣＭＯＳ）
ランスファゲート２１の一端が接地電位ＶＳＳに接続さ
れ、初段を除く各段では、ＣＭＯＳトランスファゲート
２１の一端が前段のデータ反転保持回路３２の出力端Ｂ
に接続されている。

一方、デコーダ部１４は、シリアルレジスタ部１３の２
段毎に各ＣＭＯＳ）ランスファゲート２１・・・の各一
端同士および各他端同士をそれぞれ二人力のノアゲート
１６・・・に入力してデコード出力Ｓｉ、Ｓｉ＋１を得
るように構成されている。

この場合、シリアルレジスタ部１３の各段のデー夕反転
転送回路２２・・・の両端の電圧（正転、反転）を取出
してデコードするように構成されているので、デコーダ
部１４のゲート数が削減されている。

次に、第２図のシーケンシャルデコーダの動作について
第４図を参照しながら説明する。第４図は、シリアルレ
ジスタ部１３の各段毎のデータ反転保持回路３２の入力
端Ａのデータおよび出力端Ｂのデータがシフトする様子
を示している。

プリセット用のセット信号Ｓｅｔが人力する（“１°レ
ベルになる）初期状態においては、クロックφ１、φ２
が“Ｑ　ＩＩ、反転クロ・ツクφ１．７丁が“１°とな
り、ＣＭＯＳトランスファゲート２１・・・が全てオフ
となる。この峙、“１“レベルのセット信号Ｓｅｔによ
ってプリセット用のＮチャネルトランジスタ３５・・・
が全でオンになり、“０”レベルのリセット信号Ｒｅ５
ｅｔによってプリセット用のＰチャネルトランジスタ３
１・・・が全でオンになる。これにより、シリアルレジ
スタ部１３の初段および偶数段のデータ反転保持回路３
２・・・は、入力端ＡＪ（１＃、出力端Ｂが“０”初段
を除く奇数段のデータ反転保持回路３２・・・は、入力
端Ａが０１、出力端Ｂが１“の状態にプリセットされて
いる。

この初期状態においては、デコーダ部１４の各段のノア
ゲート１６・・・の入力は、少なくとも一方の人力が“
１″であるので、デコード出力Ｓｔは全て“０”になっ
ている。

次に、ステップ１でφ２を“１”　φ１を′０″とする
と、シリアルレジスタ部１３の偶数段では、ＣＭＯＳ）
ランスファゲート２１・・・がオンになって前段からの
転送データをデータ反転保持回路３２・・・に取込むが
、奇数段では、ＣＭＯＳトランスファゲート２１・・・
がオフのままであるのでそのデータは変化しない。これ
により、デコーダ部１４の初段のノアゲート１６の人力
は共にＯ“になるので、デコーダ部１４のデコード出力
Ｓ１が′１ｍになる。

次に、ステップ２でφｌを“１”　φ２を“Ｏ”とする
と、シリアルレジスタ部１３の奇数段では、０ＭＯ８）
ランスファゲート２１・・・がオンになって前段からの
転送データを取込む（初段は“０゜を取込み）が、偶数
段では、ＣＭＯＳ）ランスファゲート２１・・・がオフ
のままであるのでそのデータは変化しない。これにより
、デコーダ部１４の２段目のノアゲート１６の入力は共
に“０２になるのでデコーダ部１４のデコード出力Ｓ２
が“１゜になる。

ステップ３以降も、上記したようなステップ１およびス
テップ２と同様な動作が繰り返され、デコーダ部１４の
デコード出力Ｓ３以降が順次“１“になる。

上記実施例のシーケンシャルデコーダによれば、各段毎
にデータ転送ゲート２１、プリセッタブルなデータ反転
転送回路２２およびデコード用ゲート１６の各１個をメ
モリセルのピッチで制限を受けた領域に形成する際、各
回路の構成が簡単で使用素子数が少ないので、第９図に
示した従来例のように、メモリセルのピッチで制限を受
けた領域にＤ型フリップフロップ回路９０のパターンレ
イアウトを行う必要がある場合と比べて、パターン面積
が２０〜３０％程度縮小される。また、シリアルレジス
タ部１３とデコーダ部１４との間の配線数が少ないので
、第１０図に示した従来例のように、シーケンシャル段
数が多くなるにつれてバイナリカウンタ部・デコーダ部
間の配線領域１０２が増大してメモリ集積回路チップ上
のパターン占有面積が大きくなってしまうという問題は
生じない。

第５図（ａ）乃至（１）は、それぞれ第３図（ａ）また
は（ｂ）に示したブリセ・ツタプルなデータ反転転送回
路の変形例を示している。

ｉ５図（ａ）、（ｂ）のデータ反転転送回路は、第３図
（ａ）または（ｂ）に示したデータ反転転送回路と比べ
て、プリセット用トランジスタ３１および３５を電源電
位Ｖｅｃまたは接地電位Ｖｓｓとデータ反転保持回路３
２の出力端側との間に接続変更し、このプリセット用ト
ランジスタ３１および３５のゲート制御信号を変更して
いる。

第５図（ｃ）、（ｄ）のデータ反転転送回路は、第３図
（ａ）または（ｂ）に示したデータ反転転逆回路と比べ
て、プリセット用トランジスタ３１および３５を省略し
、データ反転保持回路３２のインバータ３３または３４
のいずれか一方を二人カッアゲート５１に変更し、この
ノアゲート５１の一方の人力としてセット信号Ｓｅｔま
たはリセット信号Ｒｅ５ｅｔを与えるように変更してい
る。

第５図（ｅ）、（ｆ）のデータ反転転送回路は、第３図
（ａ）または（ｂ）に示したデータ反転転送回路と比べ
て、プリセット用トランジスタ３１および３５を省略し
、データ反転保持回路３２のインバータ３３または３４
のいずれか一方を二人力ナンドゲート５２に変更し、こ
のナントゲート５２の一方の入力としてセット信号Ｓｅ
ｔまたはリセット信号Ｒｅ５ｅｔを与えるように変更し
ている。

第５図（ｇ）乃至（ｊ）のデータ反転転送回路は、第３
図（ａ）または（ｂ）に示したデータ反転転送回路と比
べて、プリセット用トランジスタ３１および３５を省略
し、データ反転保持回路３２のインバータ３３または３
４のいずれか一方を二人カアンドゲート５３および二人
カッアゲート５４からなる複合ゲートまたは二人力オア
ゲート５５および二人カナンドゲート５６からなる複合
ゲートに変更し、この複合ゲートにセット信号Ｓｅｔま
たはリセット信号Ｒｅ５ｅｔを与えるように変更してい
る。ここで、第５図（ｇ）および（ｊ）のデータ反転転
送回路はリセット優先回路であり、第５図（ｈ）および
（１）のデータ反転転送回路はセット優先回路である。

第５図（ｋ）のデータ反転転送回路は、第３図（ａ）ま
たは（ｂ）に示したデータ反転転送回路と比べて、プリ
セット用トランジスタ３１および３５を省略し、データ
反転保持回路３２に代えて１個のインバータ５７だけを
用いてダイナミックにデータ保持を行うように変更した
ものである。

第５図（１）のデータ反転転送回路は、第３図（ａ）ま
たは（ｂ）に示したデータ反転転送回路と比べて、プリ
セット用トランジスタ３１および３５を省略し、データ
反転保持回路３２として１個のインバータ５８だけを用
いてダイナミックにデータ保持を行うように変更したも
のであり、こノインハータ５８の出力端電圧をインバー
タ５つにより反転させた電圧と上記インバータ５８の入
力端電圧とをデコーダ部１４の対応する段のノアゲート
１６に入力するように変更したものである。

第６図（ａ）乃至（ｄ）は、それぞれ第２図中に示した
シリアルレジスタ部１３のデータ転送ゲート２１を変形
した例を示している。即ち、第６図（ａ）では、Ｎチャ
ネルトランジスタ６１のゲートにクロックφｌあるいは
φ２を与えるように変更している。また、第６図（ｂ）
では、Ｐチャネルトランジスタ６２のゲートに反転クロ
ックφ１あるいはφ２を与えるように変更している。

また、第６図（Ｃ）では、Ｎチャネルトランジスタ６３
のゲートにクロックφ１を与えると共にＰチャネルトラ
ンジスタ６４のゲートに反転クロックφ２を与えるよう
に変更している。また、第６図（ｄ）では、Ｐチャネル
トランジスタ６５のゲートに反転クロック＜６＋を与え
ると共にＮチャネルトランジスタ６６のゲートにクロッ
クφ２を与えるように変更している。

第７図（ａ）乃至（ｄ）は、それぞれ第２図に示したシ
ーケンシャルデコーダ１２のデコーダ部１４を変形した
例を示している。即ち、第７図（ａ）では、第２図中の
二人カッアゲート１６を三人カッアゲート７１に変更し
、このノアゲート７１の１つの入力としてデコード停止
制御信号ＳＴＰを与えるように変更している。この信号
Ｓ’ＴＰが“１１の時には、デコーダ部のノアゲート７
１の出力が全て′Ｏｍになり、メモリセルアレイのカラ
ムに対して無選択状態になる。

また、第７図（ｂ）では、第２図中の二人カッアゲート
１６を三入力ナンドゲート７２に変更し、このナントゲ
ート７２の１つの入力としてデコード停止制御信号ＳＴ
Ｐの反転信号ＳＴＰを与えるように変更している。この
反転信号ＳＴＰが“０”の時には、デコーダ部のナント
ゲート７２の出力が全て“１”になり、メモリセルアレ
イのカラムに対して無選択状態になる。

また、第７図（Ｃ）では、シリアルレジスタ部ｌ３の偶
数段のデータ反転転送回路２２の入力端電圧をインバー
タ７３により反転させた電圧と前段のデータ反転転送回
路２２の出力端電圧とをデコーダ部１４の偶数段の三人
カッアゲート７４に入力し、シリアルレジスタ部１３の
偶数段のデータ反転転送回路２２の出力端電圧をインバ
ータ７３により反転させた電圧と後段のデータ反転転送
回路２２の入力端電圧とをデコーダ部１４の奇数段の三
人カッアゲート７４に人力するように変更し、これらの
ノアゲート７４の１つの人力としてデコード停止制御信
号ＳＴＰを与えている。

また、第７図（ｄ）では、シリアルレジスタ部１３の奇
数段のデータ反転転送回路２２の入力端電圧をインバー
タ７５により反転させた電圧と前段のデータ反転転送回
路２２の出力端電圧とをデコーダ部１４の奇数段の三人
力ナンドゲート７６に入力し、シリアルレジスタ部１３
の奇数段のデータ反転転送回路２２の出力端電圧をイン
バータ７５により反転させた電圧と後段のデータ反転転
送回路２２の入力端電圧とをデコーダ部１４の偶数段の
三入力ナンドゲート７６に入力するように変更し、これ
らのナントゲート７６の１つの入力としてデコード停止
制御信号ＳＴＰの反転信号ＳＴＰを与えている。

第８図は、第２図に示したシーケンシャルデコーダ１２
のシリアルレジスタ部１３を変形した例を示しており、
シリアルレジスタ部１３の最終段のデータ出力が初段の
データ人力となるようにループ状に接続されている点が
異なる。

このようなループ形のシリアルレジスタ部１３を用いる
と、転送制御用の所要のクロックが人力し続ける限り、
デコード出力ＳｉがＳ１〜Ｓｎ。

Ｓ１％・・・の順にシフトを繰返すようになる。

［発明の効果］ 上述したように本発明のシーケンシャルデコーダによれ
ば、パターン面積を縮小でき、シーケンシャル段数が多
くなっても集積回路チップ上のパターン占有面積が大き
くなることを抑制できる。

【図面の簡単な説明】

第１図は本発明のシーケンシャルデコーダの一応用例に
係るシーケンシャルアクセスメモリの一例を概略的に示
すブロック図、第２図は第１図中のシーケンシャルデコ
ーダを取り出して一実施例を示す回路図、第３図（ａ）
は第２図中のシリアルレジスタ部における初段および偶
数段のプリセッタブルなデータ反転転送回路の一例を示
す回路図、第３図（ｂ）は第２図中のシリアルレジスタ
部における初段を除く奇数段のプリセッタブルなデータ
反転転送回路の一例を示す回路図、第４図はｆｆ５２図
のシーケンシャルデコーダの動作に際してシリアルレジ
スタ部の各段毎のデータ反転保持回路の入力端Ａのデー
タおよび出力端Ｂのデータがシフトする様子を示す図、
第５図（ａ）乃至（１）はそれぞれｍ３図（ａ）または
（ｂ）に示したプリセッタブルなデータ反転転送回路の
変形例を示す回路図、第６図（ａ）乃至（ｄ）はそれぞ
れ第２図中に示したシリアルレジスタ部のデータ転送ゲ
ートを変形した例を示す回路図、第７図（ａ）乃至（ｄ
）はそれぞれ第２図に示したシーケンシャルデコーダの
デコーダ部を変形した例を示す回路図、第８図は第２図
に示したシーケンシャルデコーダのシリアルレジスタ部
を変形した例を示すブロック図、第９図および第１０図
はそれぞれ従来のシーケンシャルデコーダを示す回路図
である。 １０・・・・・・メモリセルアレイ、１１・・・・・・
ロウデコーダ、１２・・・・・・シーケンシャルデコー
ダ、１３・・・・・・シリアルレジスタ部、１４・・・
・・・デコーダ部、１６．７１．７２．７４．７６・・
・・・・デコード用ゲート、２１・・・・・・ＣＭＯＳ
トランスファゲート（データ転送ゲート）、２２・・・
・・・プリセッタブルなデータ反転転送回路、３１．３
５・・・・・・プリセット用のトランジスタ、３２・・
・・・・データ反転保持回路、φ１．φ２．φ１．φ２
・・・・・・クロック。

Claims (2)

【特許請求の範囲】
1. （１）データ転送ゲートおよびプリセッタブルなデータ
   反転転送回路がシリアルに接続されてなる１ビット遅延
   回路が各段に用いられ、この１ビット遅延回路が全体と
   してシリアルあるいはループ状に接続され、奇数段のデ
   ータ転送ゲートと偶数段のデータ転送ゲートとがデータ
   転送用クロックにより交互に駆動されるシリアルレジス
   タ部と、 このシリアルレジスタ部の各段のデータ反転転送回路の
   両端電圧が与えられてシーケンシャル出力を発生するよ
   うにデコードするデコーダ部とを具備することを特徴と
   するシーケンシャルデコーダ。
2. （２）シーケンシャルアクセスメモリのロウ選択または
   カラム選択のために使用されることを特徴とする請求項
   １記載のシーケンシャルデコーダ。