JPH0664909B2 - シーケンシャルデコーダ - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、例えばシーケンシャルアクセスメモリに使用
されるシーケンシャルデコーダに関する。

（従来の技術） 第９図および第10図は、シーケンシャルアクセスメモリ
に使用されるシーケンシャルデコーダの従来例を示して
いる。即ち、第９図に示すシーケンシャルデコーダは、
シーケンシャル段数がｎであり、ｎ段のＤ型フリップフ
ロップ回路90…がシリアル接続されてなる。このシーケ
ンシャルデコーダは、メモリセルアレイの一端側に配置
されるので、メモリセルの大きさ（ピッチ）で制限を受
けた領域にＤ型フリップフロップ回路90のパターンレイ
アウトを行なう必要がある。しかし、Ｄ型フリップフロ
ップ回路90は、回路構成が複雑で使用素子数が多いの
で、そのパターン面積が大きくなり、メモリセルのピッ
チ方向に垂直な方向にパターンが大きくなってしまう。

一方、第10図に示すシーケンシャルデコーダは、シーケ
ンシャル段数がｎであり、log_２ｎ段のフリップフロッ
プ回路91…からなるバイナリカウンタ部100と、このバ
イナリカウンタ部100の各段の出力信号（正相信号、逆
相信号）をデコードするデコーダ部101とからなる。こ
のシーケンシャルデコーダは、フリップフロップ回路91
…の段数log_２ｎがｎより少ないので、フリップフロッ
プ回路91のパターンレイアウトがメモリセルのピッチで
制限されなくなる。しかし、バイナリカウンタ部100の
出力をメモリセルのピッチ方向に垂直な方向に引出して
デコーダ部101へ入力させるための配線領域102を必要と
するので、上記シーケンシャルデコーダは、メモリセル
のピッチ方向に垂直な方向にパターンが大きくなってし
まう。特に、シーケンシャル段数ｎが多くなるにつれて
バイナリカウンタ部・デコーダ部間に多くの配線を必要
とし、その配線領域102が著しく増大し、メモリ集積回
路チップ上のパターン占有面積が大きくなってしまう。

（発明が解決しようとする課題） 上記したように従来のシーケンシャルデコーダは、シー
ケンシャル段数と同数のＤ型フリップフロップ回路を用
いる場合にはメモリセルのピッチ方向（データシフト方
向）に垂直な方向にパターンが大きくなり、また、バイ
ナリカウンタとデコーダとを用いる場合にはシーケンシ
ャル段数が多くなるにつれてバイナリカウンタ部・デコ
ーダ部間の配線領域が増大し、メモリ集積回路チップ上
のパターン占有面積が大きくなってしまうという問題が
ある。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、パターン面積を縮小でき、シーケンシャル段
数が多くなっても集積回路チップ上のパターン占有面積
が大きくなることを抑制できるシーケンシャルデコーダ
を提供することにある。

［発明の構成］ （課題を解決するための手段） 本発明のシーケンシャルデコーダは、データ転送ゲート
およびプリセッタブルなデータ反転転送回路がシリアル
に接続されてなる１ビット遅延回路が各段に用いられ、
この１ビット遅延回路が全体としてシリアルあるいはル
ープ状に接続され、奇数段のデータ転送ゲートと偶数段
のデータ転送ゲートとがデータ転送用クロックにより交
互に駆動されるシリアルレジスタ部と、このシリアルレ
ジスタ部の各段のデータ反転転送回路の両端電圧が与え
られてシーケンシャル出力を発生するようにデコードす
るデコーダ部とを具備することを特徴とする。

（作 用） 初期状態において、シリアルレジスタ部の各段のデータ
反転転送回路を所望のデータ状態にプリセットされ、次
いで、データ転送用クロックによりシリアルレジスタ部
の奇数段のデータ転送ゲートと偶数段のデータ転送ゲー
トとが交互に駆動されることにより、デコーダ部の各段
出力が順次オンになり、シーケンシャルアクセス用の出
力信号が発生する。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、シーケンシャルアクセスメモリの構成を概略
的に示しており、10はメモリセルアレイ、11はロウアド
レス信号をデコードするロウデコーダ、12はメモリセル
アレイ10の一端側に配置されたシーケンシャルデコーダ
である。このシーケンシャルデコーダ12は、シリアルレ
ジスタ部13と、このシリアルレジスタ部13の各段出力が
与えられてシーケンシャル出力を発生するようにデコー
ドするデコーダ部14とからなる。

メモリセルアレイ10は、ロウデコーダ11の出力によりロ
ウ選択が行われ、シーケンシャルデコーダ12のシーケン
シャル出力によりカラム選択が行われる。

なお、シーケンシャルデコーダ12のシーケンシャル出力
によりロウ選択を行い、カラムデコーダ（図示せず）の
出力によりカラム選択を行うようにしてもよい。

第２図は、第１図中のシーケンシャルデコーダ12を取出
して一例を示している。シリアルレジスタ部13は、デー
タ転送ゲート21およびプリセッタブルなデータ反転転送
回路22がシリアルに接続されてなる１ビット遅延回路が
各段に用いられており、この１ビット遅延回路が全体と
してシリアルに接続されている。そして、プリセット用
のセット信号Set、リセット信号Resetおよびデータ転送
用クロックが与えられ、奇数段のデータ転送ゲート21、
偶数段のデータ転送ゲート21がデータ転送用クロックに
より交互に駆動されるように構成されている。

ここで、データ転送ゲート21として、例えばCMOSトラン
スファゲート（ＮチャネルトランジスタTNおよびＰチャ
ネルトランジスタTPが並列に接続されてなる）が用いら
れており、データ転送用クロックとしてクロック
（φ_１、φ_２）および、その反転クロック が与えられる。このクロックφ_１、φ_２は互いに逆相の
相補信号または互いにオーバーラップない二相信号であ
り、奇数段のCMOSトランスファゲート21のＮチャネルト
ランジスタ、Ｐチャネルトランジスタの各ゲートに対応
してクロックφ_１、 が与えられ、偶数段のCMOSトランスファゲート21のＮチ
ャネルトランジスタ、Ｐチャネルトランジスタの各ゲー
トに対応してクロックφ_２、 が与えられる。

なお、シリアルレジスタ部13にプリセット用のセット信
号Setが入力した時にデータ転送用クロックの入力が禁
止ゲート回路23により禁止されるようになっており、こ
の禁止ゲート回路23はリセット信号Resetにより禁止制
御される。

シリアルレジスタ部13における初段および偶数段のデー
タ反転転送回路22…は、それぞれ例えば第３図（ａ）に
示すように構成され、初段を除く奇数段のデータ反転転
送回路22…は、それぞれ例えば第３図（ｂ）に示すよう
に構成されている。

即ち、第３図（ａ）において、31はプリセット用のＰチ
ャネルトランジスタ、32はデータ反転保持回路である。
このデータ反転保持回路32としては、例えばインバータ
33の出力端・入力端間にインバータ34が帰還接続されて
なる。プリセット用のＰチャネルトランジスタ31のソー
スは電源電位Vccに接続されており、このＰチャネルト
ランジスタ31のドレインにデータ反転保持回路32の入力
端が接続されている。

第３図（ｂ）において、35はプリセット用のＮチャネル
トランジスタ、32はデータ反転保持回路である。プリセ
ット用のＮチャネルトランジスタ35のソースは接地電位
Vssに接続され、このＮチャネルトランジスタ35のドレ
インにデータ反転保持回路32の入力端Ａが接続されてい
る。

なお、データ反転保持回路32において、帰還用インバー
タ34の出力が前段のCMOSトランスファゲート21の出力と
衝突する場合の影響を小さくするために、順方向に接続
されているインバータ33の相互コンダクタンスgm_１より
も帰還用インバータ34の相互コンダクタンスgm_２の方が
小さく設計されている。

そして、シリアルレジスタ部13の各段のプリセット用の
Ｎチャネルトランジスタ35のゲートにはセット信号Set
が与えられ、各段のプリセット用のＰチャネルトランジ
スタ31のゲートにはセット信号Setの反転信号であるリ
セット信号Resetが与えられる。

また、シリアルレジスタ部13の初段では、CMOSトランス
ファゲート21の一端が接地電位Vssに接続され、初段を
除く各段では、CMOSトランスファゲート21の一端が前段
のデータ反転保持回路32の出力端Ｂに接続されている。

一方、デコーダ部14は、シリアルレジスタ部13の２段毎
に各CMOSトランスファゲート21…の各一端同士および各
他端同士をそれぞれ二入力のノアゲート16…に入力して
デコード出力Si、Si＋_１を得るように構成されている。
この場合、シリアルレジスタ部13の各段のデータ反転転
送回路22…の両端の電圧（正転、反転）を取出してデコ
ードするように構成されているので、デコーダ部14のゲ
ート数が削減されている。

次に、第２図のシーケンシャルデコーダの動作について
第４図を参照しながら説明する。第４図は、シリアルレ
ジスタ部13の各段毎のデータ反転保持回路32の入力端Ａ
のデータおよび出力端Ｂのデータがシフトする様子を示
している。

プリセット用のセット信号Setが入力する（“1"レベル
になる）初期状態においては、クロックφ_１、φ_２が
“0"、反転クロック が“1"となり、CMOSトランスファゲート21…が全てオフ
となる。この時、“1"レベルのセット信号Setによって
プリセット用のＮチャネルトランジスタ35…が全てオン
になり、“0"のレベルのリセット信号Resetによってプ
リセット用のＰチャネルトランジスタ31…が全てオンに
なる。これにより、シリアルレジスタ部13の初段および
偶数段のデータ反転保持回路32…は、入力端Ａが“1"、
出力端Ｂが“0"、初段を除く奇数段のデータ反転保持回
路32…は、入力端Ａが“0"、出力端Ｂが“1"の状態にプ
リセットされている。

この初期状態においては、デコーダ部14の各段のノアゲ
ート16…の入力は、少なくとも一方の入力が“1"である
ので、デコード出力Siは全て“0"になっている。

次に、ステップ１でφ_２を“1"、φ_１を“0"とすると、
シリアルレジスタ部13の偶数段では、CMOSトランスファ
ゲート21…がオンになって前段からの転送データをデー
タ反転保持回路32…に取込むが、奇数段では、CMOSトラ
ンスファゲート21…がオフのままであるのでそのデータ
は変化しない。これにより、デコーダ部14の初段のノア
ゲート16の入力は共に“0"になるので、デコーダ部14の
エコード出力Ｓ_１が“1"になる。

次に、ステップ２でφ_１を“1"、φ_２を“0"とすると、
シリアルレジスタ部13の奇数段では、CMOSトランスファ
ゲート21…がオンになって前段からの転送データを取込
む（初段は“0"を取込み）が、偶数段では、CMOSトラン
スファゲート21…がオフのままであるのでそのデータは
変化しない。これにより、デコーダ部14の２段目のノア
ゲート16の入力は共に“0"になるのでデコーダ部14のデ
コード出力Ｓ_２が“1"になる。

ステップ３以降も、上記したようなステップ１およびス
テップ２と同様な動作が繰り返され、デコーダ部14のデ
コード出力Ｓ_３以降が順次“1"になる。

上記実施例のシーケンシャルデコーダによれば、各段毎
にデータ転送ゲート21、プリセッタブルなデータ反転転
送回路22およびデコード用ゲート16の各１個をメモリセ
ルのピッチで制限を受けた領域に形成する際、各回路の
構成が簡単で使用素子数が少ないので、第９図に示した
従来例のように、メモリセルのピッチで制限を受けた領
域にＤ型フリップフロップ回路90のパターンレイアウト
を行う必要がある場合と比べて、パターン面積が20〜30
％程度縮小される。また、シリアルレジスタ部13とデコ
ーダ部14との間を配線数が少ないので、第10図に示した
従来例のように、シーケンシャル段数が多くなるにつれ
てバイナリカウンタ部・デコーダ部間の配線領域102が
増大してメモリ集積回路チップ上のパターン占有面積が
大きくなってしまうという問題は生じない。

第５図（ａ）乃至（１）は、それぞれ第３図（ａ）また
は（ｂ）に示したプリセッタブルなデータ反転転送回路
の変形例を示している。

第５図（ａ）、（ｂ）のデータ反転転送回路は、第３図
（ａ）または（ｂ）に示したデータ反転転送回路と比べ
て、プリセット用トランジスタ31および35を電源電位Vc
cまたは接地電位Vssとデータ反転保持回路32の出力端側
との間に接続変更し、このプリセット用トランジスタ31
および35のゲート制御信号を変更している。

第５図（ｃ）、（ｄ）のデータ反転転送回路は、第３図
（ａ）または（ｂ）に示したデータ反転転送回路と比べ
て、プリセット用トランジスタ31および35を省略し、デ
ータ反転保持回路32のインバータ33または34のいずれか
一方を二入力ノアゲート51に変更し、このノアゲート51
の一方の入力としてセット信号Setまたはリセット信号R
esetを与えるように変更している。

第５図（ｅ）、（ｆ）のデータ反転転送回路は、第３図
（ａ）または（ｂ）に示したデータ反転転送回路と比べ
て、プリセット用トランジスタ31および35を省略し、デ
ータ反転保持回路32のインバータ33または34のいずれか
一方を二入力ナンドゲート52に変更し、このナンドゲー
ト52の一方の入力としてセット信号Setまたはリセット
信号Resetを与えるように変更している。

第５図（ｇ）乃至（ｊ）のデータ反転転送回路は、第３
図（ａ）または（ｂ）に示したデータ反転転送回路と比
べて、プリセット用トランジスタ31および35を省略し、
データ反転保持回路32のインバータ33または34のいずれ
か一方を二入力アンドゲート53および二入力ノアゲート
54からなる複合ゲートまたは二入力オアゲート55および
二入力ナンドゲート56からなる複合ゲートに変更し、こ
の複合ゲートにセット信号Setまたはリセット信号Reset
を与えるように変更している。ここで、第５図（ｇ）お
よび（ｊ）のデータ反転転送回路はリセット優先回路で
あり、第５図（ｈ）および（ｉ）のデータ反転転送回路
はセット優先回路である。

第５図（ｋ）のデータ反転転送回路は、第３図（ａ）ま
たは（ｂ）に示したデータ反転転送回路と比べて、プリ
セット用トランジスタ31および35を省略し、データ反転
保持回路32に代えて１個のインバータ57だけを用いてダ
イナミックにデータ保持を行うように変更したものであ
る。

第５図（ｌ）のデータ反転転送回路は、第３図（ａ）ま
たは（ｂ）に示したデータ反転転送回路と比べて、プリ
セット用トランジスタ31および35を省略し、データ反転
保持回路32として１個のインバータ58だけを用いてダイ
ナミックにデータ保持を行うように変更したものであ
り、このインバータ58の出力端電圧をインバータ59によ
り反転させた電圧と上記インバータ58の入力端電圧とを
デコーダ部14の対応する段のノアゲート16に入力するよ
うに変更したものである。

第６図（ａ）乃至（ｄ）は、それぞれ第２図中に示した
シリアルレジスタ部13のデータ転送ゲート21を変形した
例を示している。即ち、第６図（ａ）では、Ｎチャネル
トランジスタ61のゲートにクロックφ_１あるいはφ_２を
与えるように変更している。また、第６図（ｂ）では、
Ｐチャネルトランジスタ62のゲートに反転クロックφ_１
あるいはφ_２を与えるように変更している。また、第６
図（ｃ）では、Ｎチャネルトランジスタ63のゲートにク
ロックφ_１を与えると共にＰチャネルトランジスタ64の
ゲートに反転クロック を与えるように変更している。また、第６図（ｄ）で
は、Ｐチャネルトランジスタ65のゲートに反転クロック を与えると共にＮチャネルトランジスタ66のゲートにク
ロックφ_２を与えるように変更している。

第７図（ａ）乃至（ｄ）は、それぞれ第２図に示したシ
ーケンシャルデコーダ12のデコーダ部14を変形した例を
示している。即ち、第７図（ａ）では、第２図中の二入
力ノアゲート16を三入力ノアゲート71に変更し、このノ
アゲート71の１つの入力としてデコード停止制御信号ST
Pを与えるように変更している。この信号STPが“1"の時
には、デコーダ部のノアゲート71の出力が全て“0"にな
り、メモリセルアレイのカラムに対して無選択状態にな
る。

また、第７図（ｂ）では、第２図中に二入力ノアゲート
16を三入力ナンドゲート72に変更し、このナンドゲート
72の１つの入力としてデコード停止制御信号STPの反転
信号▲▼を与えるように変更している。この反転
信号▲▼が“0"の時には、デコーダ部のナンドゲ
ート72の出力が全て“1"になり、メモリセルアレイのカ
ラムに対して無選択状態になる。

また、第７図（ｃ）では、シリアルレジスタ部13の偶数
段のデータ反転転送回路22の入力端電圧をインバータ73
により反転させた電圧と前段のデータ反転転送回路22の
出力端電圧とをデコーダ部14の偶数段の三入力ノアゲー
ト74に入力し、シリアルレジスタ部13の偶数段のデータ
反転転送回路22の出力端電圧をインバータ73により反転
させた電圧と後段のデータ反転転送回路22の入力端電圧
とをデコーダ部14の奇数段の三入力ノアゲート74に入力
するように変更し、これらのノアゲート74の１つの入力
としてデコード停止制御信号STPを与えている。

また、第７図（ｄ）では、シリアルレジスタ部13の奇数
段のデータ反転転送回路22の入力端電圧をインバータ75
により反転させた電圧と前段のデータ反転転送回路22の
出力端電圧とをデコーダ部14の奇数段の三入力ナンドゲ
ート76に入力し、シリアルレジスタ部13の奇数段のデー
タ反転転送回路22の出力端電圧をインバータ75により反
転させた電圧と後段のデータ反転転送回路22の入力端電
圧とをデコーダ部14の偶数段の三入力ナンドゲート76に
入力するように変更し、これらのナンドゲート76の１つ
の入力としてデコード停止制御信号STPの反転信号▲
▼を与えている。

第８図は、第２図に示したシーケンシャルデコーダ12の
シリアルレジスタ部13を変形した例を示しており、シリ
アルレジスタ部13の最終段のデータ出力が初段のデータ
入力となるようにループ状に接続されている点が異な
る。

このようなループ形のシリアルレジスタ部13を用いる
と、転送制御用の所要のクロックが入力し続ける限り、
デコード出力SiがＳ_１〜Sn、Ｓ_１、…の順にシフトを繰
返すようになる。

［発明の効果］ 上述したように本発明のシーケンシャルデコーダによれ
ば、パターン面積を縮小でき、シーケンシャル段数が多
くなっても集積回路チップ上のパターン占有面積が大き
くなることを抑制できる。

【図面の簡単な説明】

第１図は本発明のシーケンシャルデコーダの一応用例に
係るシーケンシャルアクセスメモリの一例を概略的に示
すブロック図、第２図は第１図中のシーケンシャルデコ
ーダを取り出して一実施例を示す回路図、第３図（ａ）
は第２図中のシリアルレジスタ部における初段および偶
数段のプリセッタブルなデータ反転転送回路の一例を示
す回路図、第３図（ｂ）は第２図中のシリアルレジスタ
部における初段を除く奇数段のプリセッタブルなデータ
反転転送回路の一例を示す回路図、第４図は第２図のシ
ーケンシャルデコーダの動作に際してシリアルレジスタ
部の各段毎のデコーダ反転保持回路の入力端Ａのデータ
および出力端Ｂのデータがシフトする様子を示す図、第
５図（ａ乃至（ｌ）はそれぞれ第３図（ａ）または
（ｂ）に示したプリセッタブルなデータ反転転送回路の
変形例を示す回路図、第６図（ａ）乃至（ｄ）はそれぞ
れ第２図中に示したシリアルレジスタ部のデータ転送ゲ
ートを変形した例を示す回路図、第７図（ａ）乃至
（ｄ）はそれぞれ第２図に示したシーケンシャルデコー
ダのデコーダ部を変形した例を示す回路図、第８図は第
２図に示したシーケンシャルデコーダのシリアルレジス
タ部を変形した例を示すブロック図、第９図および第10
図はそれぞれ従来のシーケンシャルデコーダを示す回路
図である。 10……メモリセルアレイ、11……ロウデコーダ、12……
シーケンシャルデコーダ、13……シリアルレジスタ部、
14……デコーダ部、16,71,72,74,76……デコード用ゲー
ト、21……CMOSトランスファゲート（データ転送ゲー
ト）、22……プリセッタブルなデータ反転転送回路、3
1,35……プリセット用のトランジスタ、32……データ反
転保持回路、φ_１，φ_２，φ_１，φ_２……クロック。

Claims (2)

【特許請求の範囲】
1. 【請求項１】データ転送ゲートおよびプリセッタプルな
   データ反転転送回路がシリアルに接続されてなる１ビッ
   ト遅延回路が各段に用いられ、この１ビット遅延回路が
   全体としてシリアルあるいはループ状に接続され、奇数
   段のデータ転送ゲートと偶数段のデータ転送ゲートとが
   データ転送用クロックにより交互に駆動されるシリアル
   レジスタ部と、 このシリアルレジスタ部の各段のデータ反転転送回路の
   両端電圧が与えられてシーケンシャル出力を発生するよ
   うにデコードするデコーダ部と を具備することを特徴とするシーケンシャルデコーダ。
2. 【請求項２】シーケンシャルアクセスメモリのロウ選択
   またはカラム選択のために使用されることを特徴とする
   請求項１記載のシーケンシャルデコーダ。