JPH0381300B2 - - Google Patents
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- Publication number
- JPH0381300B2 JPH0381300B2 JP56040339A JP4033981A JPH0381300B2 JP H0381300 B2 JPH0381300 B2 JP H0381300B2 JP 56040339 A JP56040339 A JP 56040339A JP 4033981 A JP4033981 A JP 4033981A JP H0381300 B2 JPH0381300 B2 JP H0381300B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- film
- conductivity type
- region
- lower layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Description
【発明の詳細な説明】
本発明は高耐圧高周波MOSFET（金属酸化物
半導体電解効果トランジスタ）に関する。
半導体電解効果トランジスタ）に関する。
高耐圧MOSFETを製造するには、Si（シリコ
ン）半導体単結晶基板（ウエハ）の表面に熱酸化
による薄いSiO2膜をゲート絶縁膜として形成し、
このSiO2膜上に例えばMo（モリブデン）等の導
体からなるゲートを形成した後、このゲートをマ
スクとしてゲートの形成されない基板表面にイオ
ン打込み等により不純物を導入して高耐圧化層を
形成し、ゲートと高耐圧化層の一部をマスク材で
覆つた状態で高濃度の不純物を基板表面にデポジ
ツト拡散することによりソース、ドレイン領域を
自己整合的に形成する方法が採用されている。
ン）半導体単結晶基板（ウエハ）の表面に熱酸化
による薄いSiO2膜をゲート絶縁膜として形成し、
このSiO2膜上に例えばMo（モリブデン）等の導
体からなるゲートを形成した後、このゲートをマ
スクとしてゲートの形成されない基板表面にイオ
ン打込み等により不純物を導入して高耐圧化層を
形成し、ゲートと高耐圧化層の一部をマスク材で
覆つた状態で高濃度の不純物を基板表面にデポジ
ツト拡散することによりソース、ドレイン領域を
自己整合的に形成する方法が採用されている。
ところで高周波電流に使用する高耐圧
MOSFETではチヤネル長（ゲート長）LCHが２〜
3μｍと微小に形成する必要があり、ドレイン側
の高耐圧化層を形成した後、この上を絶縁材から
なるマスクを覆つてソース、ドレインのデボジツ
ト拡散を行なう場合に、微小なゲート上から絶縁
材がソース側にはみ出し、ゲートとソースのオー
バーラツプ容量（COV）ができ、入力容量（Ciss）
が大幅に増加することにより高周波特性が低下す
る。又、さらにソース側にも高耐圧化層ができる
ためソース抵抗Rsが増加してgmを低下させる。
ソース抵抗部を3μｍとすれば、幅Ｗ＝４cmのチ
ツプでRS＝0.4Ω程度になり、gm＝1sの素子では
gm＝0.7sに低下し、抵抗がばらつくことで特性
のばらつきを生じ高周波高耐圧素子として不適当
である。
MOSFETではチヤネル長（ゲート長）LCHが２〜
3μｍと微小に形成する必要があり、ドレイン側
の高耐圧化層を形成した後、この上を絶縁材から
なるマスクを覆つてソース、ドレインのデボジツ
ト拡散を行なう場合に、微小なゲート上から絶縁
材がソース側にはみ出し、ゲートとソースのオー
バーラツプ容量（COV）ができ、入力容量（Ciss）
が大幅に増加することにより高周波特性が低下す
る。又、さらにソース側にも高耐圧化層ができる
ためソース抵抗Rsが増加してgmを低下させる。
ソース抵抗部を3μｍとすれば、幅Ｗ＝４cmのチ
ツプでRS＝0.4Ω程度になり、gm＝1sの素子では
gm＝0.7sに低下し、抵抗がばらつくことで特性
のばらつきを生じ高周波高耐圧素子として不適当
である。
本発明は上記した従来技術の欠点を取除くため
になされたものであり、その目的とするところは
入力容量が小さく、高gmの高周波高出力
MOSFETの製造法を提供にある。
になされたものであり、その目的とするところは
入力容量が小さく、高gmの高周波高出力
MOSFETの製造法を提供にある。
以下本発明をMOSFETのプロセスの実施例に
そつて具体的に説明する。
そつて具体的に説明する。
第１図ａ〜ｈは本発明をＮチヤネルMOSFET
に適用した一実施例の製造ブロセスを示す。
に適用した一実施例の製造ブロセスを示す。
(a) P-型Si半導体基板（ウエハ）１を用意し、
ホトレジスト処理した酸化膜（SiO2）２をマ
スクにしてＰ（リン）不純物のデポジシヨン及
び引伸拡散を行ないソース、ドレイン領域とな
るN1 +層３，４を形成する。これらのN1 +層の
表面不純物濃度は〜1020atomscm-3程度とする。
ホトレジスト処理した酸化膜（SiO2）２をマ
スクにしてＰ（リン）不純物のデポジシヨン及
び引伸拡散を行ないソース、ドレイン領域とな
るN1 +層３，４を形成する。これらのN1 +層の
表面不純物濃度は〜1020atomscm-3程度とする。
(b) マスクに使用したSiO2膜をエツチ除去した
後、ゲート酸化を行なつて薄い（500〜1000Å）
酸化膜５を形成し、この上にゲートとなるMo
膜６を約4000Å厚に形成し、さらにこの上に多
結晶Si膜７を約4000Å厚に形成する。なお、上
記多結晶Si膜７の代りにSOG（スピンオングラ
ス）＋SiO2のごとき無機性ガラスを形成しても
よい。又、ゲートとしてはMcの代りに多結晶
Siを使用しても良く、その場合はその上に形成
する材料としてSiO2，Si3N4のごとき絶縁膜を
用いる。
後、ゲート酸化を行なつて薄い（500〜1000Å）
酸化膜５を形成し、この上にゲートとなるMo
膜６を約4000Å厚に形成し、さらにこの上に多
結晶Si膜７を約4000Å厚に形成する。なお、上
記多結晶Si膜７の代りにSOG（スピンオングラ
ス）＋SiO2のごとき無機性ガラスを形成しても
よい。又、ゲートとしてはMcの代りに多結晶
Siを使用しても良く、その場合はその上に形成
する材料としてSiO2，Si3N4のごとき絶縁膜を
用いる。
(c) ホトレジスト処理によるマスク（図示せず）
を使用し、多結晶Si及びMo膜の一部をエツチ
除去して、ポリSi−Moの２層のゲート６ａ，
７ａを形成する。このときのゲートの流さl1は
４〜5μｍとする。
を使用し、多結晶Si及びMo膜の一部をエツチ
除去して、ポリSi−Moの２層のゲート６ａ，
７ａを形成する。このときのゲートの流さl1は
４〜5μｍとする。
(d) ゲートの一部からドレイン側にかけてホトレ
ジスト膜８で覆い、これをマスクとしてＰ（リ
ン）又はAs（ヒ素）をイオン打込みし、ゲート
とソースとの間の基板表面にn2 +層９を形成す
る。このときのN2 +層の不純物濃度は５×
1014atoms／cm2程度とする。
ジスト膜８で覆い、これをマスクとしてＰ（リ
ン）又はAs（ヒ素）をイオン打込みし、ゲート
とソースとの間の基板表面にn2 +層９を形成す
る。このときのN2 +層の不純物濃度は５×
1014atoms／cm2程度とする。
(e) 上記ホトレジスト膜８を除去し、今度は反対
のソース側をホトレジスト膜１０で覆い、これ
をマスクとしてHCl，HNO3系エツチ液でMo
層６ａの側面を深さd2μｍ程度にサイドエツチ
する。
のソース側をホトレジスト膜１０で覆い、これ
をマスクとしてHCl，HNO3系エツチ液でMo
層６ａの側面を深さd2μｍ程度にサイドエツチ
する。
(f) ホトレジスト膜１０を除去し、HF系エツチ
液で多結晶Si膜７ａをエツチオフする。前工程
のMo側面エツチでMoゲート長l2は2μｍ程度と
なる。このMoゲート６ａをマスクとして低濃
度のＰ（リン）又はAs（ヒ素）をイオン打込み
し、ゲートとドレインの間の基板表面に高耐圧
化層としてN3 -層１１を形成する。このN3 -層
１１の表面不純物濃度は２〜2.5×1012／cm2と
する。なおこのときN2 +層９にもＰ等が導入さ
れ、若干濃度が高くなる。
液で多結晶Si膜７ａをエツチオフする。前工程
のMo側面エツチでMoゲート長l2は2μｍ程度と
なる。このMoゲート６ａをマスクとして低濃
度のＰ（リン）又はAs（ヒ素）をイオン打込み
し、ゲートとドレインの間の基板表面に高耐圧
化層としてN3 -層１１を形成する。このN3 -層
１１の表面不純物濃度は２〜2.5×1012／cm2と
する。なおこのときN2 +層９にもＰ等が導入さ
れ、若干濃度が高くなる。
(g) この後、通常のMoゲートMOSFETのプロ
セスに従い、例えば全面に層間絶縁膜として
PSG（リン・シリケートガラス）膜１２を形成
し、ソースドレイン部にコンタクトホトエツチ
を行なう。
セスに従い、例えば全面に層間絶縁膜として
PSG（リン・シリケートガラス）膜１２を形成
し、ソースドレイン部にコンタクトホトエツチ
を行なう。
(h) 全面にAl（アルミニウム）を蒸着し、次いで
ホトエツチによりAlの不要部を除去してソー
ス、ドレインにオーミツクコンタクトするAl
電極１３，１４を形成する。Al電極の一部は
ゲートを覆うフイールドプレートとして形成
し、他の一部は配線としてPSG膜上に延びる。
ホトエツチによりAlの不要部を除去してソー
ス、ドレインにオーミツクコンタクトするAl
電極１３，１４を形成する。Al電極の一部は
ゲートを覆うフイールドプレートとして形成
し、他の一部は配線としてPSG膜上に延びる。
以上実施例を述べた本発明によれば、工程(d)，
(e)でゲートを含めてホトレジストで覆い、ゲート
の一部を露出するようにホトレジストを加工する
際にゲートの長さl1を充分に大きくとつてあるか
ら、ホトレジスト誤差によるオーバーエツチやオ
ーバーラツプは生じることなく自己整合的にゲー
トの片側の基板への不純物導入が可能となる。
又、工程(e)によりソースとゲートの間の基板表面
に高濃度の不純物導入が可能となり、ソースとゲ
ートのオーバーラツプ容量COVをなくすことがで
き、入力容量Ciss増加による高周波特性の低下を
防止できる。本発明によれば、工程(e)でMoゲー
トの側面エツチを行なうことによりゲート長l2を
短く形成することが可能となり、チヤネル長LCH
のばらつきをなくし、出力特性のばらつきをなく
して高周波高耐圧素子が実現できる。
(e)でゲートを含めてホトレジストで覆い、ゲート
の一部を露出するようにホトレジストを加工する
際にゲートの長さl1を充分に大きくとつてあるか
ら、ホトレジスト誤差によるオーバーエツチやオ
ーバーラツプは生じることなく自己整合的にゲー
トの片側の基板への不純物導入が可能となる。
又、工程(e)によりソースとゲートの間の基板表面
に高濃度の不純物導入が可能となり、ソースとゲ
ートのオーバーラツプ容量COVをなくすことがで
き、入力容量Ciss増加による高周波特性の低下を
防止できる。本発明によれば、工程(e)でMoゲー
トの側面エツチを行なうことによりゲート長l2を
短く形成することが可能となり、チヤネル長LCH
のばらつきをなくし、出力特性のばらつきをなく
して高周波高耐圧素子が実現できる。
第２図ａ〜ｄは本発明をＮチヤネルMOSFET
に適用した他の実施例の製造プロセスの一部を示
す。この実施例では前記第１図のａ〜ｄに対応す
る工程は全く同じ工程となるから省略し、第１図
ｄ工程を第２図ａ工程として以下説明する。
に適用した他の実施例の製造プロセスの一部を示
す。この実施例では前記第１図のａ〜ｄに対応す
る工程は全く同じ工程となるから省略し、第１図
ｄ工程を第２図ａ工程として以下説明する。
(a) ゲート長l1＝4μｍ程度のMo−多結晶Siゲー
ト６ａ，７ａの一部からドレイン４側にかけて
ホトレジスト膜８で覆い、Ｐ（リン）等のイオ
ン打込みによりゲートとソースの間の基板１表
面にN2 +層９（N2i〜５×1014atoms／cm2）を形
成する。
ト６ａ，７ａの一部からドレイン４側にかけて
ホトレジスト膜８で覆い、Ｐ（リン）等のイオ
ン打込みによりゲートとソースの間の基板１表
面にN2 +層９（N2i〜５×1014atoms／cm2）を形
成する。
(b) 上記ホトレジスト膜８を除去し、HCl，
HNO3系エツチ液でMoゲートの両側面を深さ
0.5〜1μｍ程度にサイドエツチする。
HNO3系エツチ液でMoゲートの両側面を深さ
0.5〜1μｍ程度にサイドエツチする。
(c) 多結晶Si膜７ａをHF系エツチ液でエツチオ
フする。全工程のMo側面エツチでMoゲート
長l2は2μｍ程度となる。このMoゲート６ａを
マスクとして低濃度のＰ又はAsイオン打込み
し、ゲートとN2 +層９ゲートとN1 +層（ドレイ
ン）４との間の基板表面に高耐圧化層として
N3 -層１１（N3i2〜５×1014atoms／cm2）を形
成する。
フする。全工程のMo側面エツチでMoゲート
長l2は2μｍ程度となる。このMoゲート６ａを
マスクとして低濃度のＰ又はAsイオン打込み
し、ゲートとN2 +層９ゲートとN1 +層（ドレイ
ン）４との間の基板表面に高耐圧化層として
N3 -層１１（N3i2〜５×1014atoms／cm2）を形
成する。
(d) この後、通のMoゲートMOSFETのプロセ
スに従い、PSG膜１２形成、コンタクトホト
エツチ、Al蒸着、電極１３，１４、配線形成
により同図のMOSFETを得る。
スに従い、PSG膜１２形成、コンタクトホト
エツチ、Al蒸着、電極１３，１４、配線形成
により同図のMOSFETを得る。
以上実施例で述べた本発明によれば、工程ａで
ゲートの一部を露出するようにホトレジストを加
工する際にゲートの長さl1を充分に大きくとつて
あるからホトレジスト誤差によるオーバーラツプ
等を生じることなく自己整合的にゲートの片側の
基板への不純物導入が可能となり、入力抵抗Ciss
を低減できる。又、工程(b)でMoゲートの側面エ
ツチを行なうことによりゲートl2を短かく形成す
ることが可能となり、チヤネル長LCHのばらつき
をなくし高周波特性が得られる。なお、ゲートと
ソース側のN2 +層とゲートとの間の高耐圧N3 -層
１１はわずかであり、ソース抵抗RSは0.9〜1μｍ
程度であり、N2 +層９の再拡散を考えると無視で
きることになり、高gmが達成できる。
ゲートの一部を露出するようにホトレジストを加
工する際にゲートの長さl1を充分に大きくとつて
あるからホトレジスト誤差によるオーバーラツプ
等を生じることなく自己整合的にゲートの片側の
基板への不純物導入が可能となり、入力抵抗Ciss
を低減できる。又、工程(b)でMoゲートの側面エ
ツチを行なうことによりゲートl2を短かく形成す
ることが可能となり、チヤネル長LCHのばらつき
をなくし高周波特性が得られる。なお、ゲートと
ソース側のN2 +層とゲートとの間の高耐圧N3 -層
１１はわずかであり、ソース抵抗RSは0.9〜1μｍ
程度であり、N2 +層９の再拡散を考えると無視で
きることになり、高gmが達成できる。
本発明は前記実施例に限定されることなく、こ
れ以外の変形実施が多く考えられる。
れ以外の変形実施が多く考えられる。
第１図ａ〜ｈは本発明によるMOSFETの製造
プロセスの一実施例を示す工程断面図である。第
２図ａ〜ｄは本発明によるMOSFETの製造プロ
セスの他の実施例を示す一部工程断面図である。 １……P-型Si基板、２……酸化膜、３……N+
ソース、４……N+ドレイン、５……ゲート酸化
膜、６……Mo膜、７……多結晶Si膜、８……ホ
トレジスト、９……N2 +層、１０……ホトレジス
ト、１１……N3 -（高耐圧化）層、１２……PSG
膜、１３，１４……Al電極。
プロセスの一実施例を示す工程断面図である。第
２図ａ〜ｄは本発明によるMOSFETの製造プロ
セスの他の実施例を示す一部工程断面図である。 １……P-型Si基板、２……酸化膜、３……N+
ソース、４……N+ドレイン、５……ゲート酸化
膜、６……Mo膜、７……多結晶Si膜、８……ホ
トレジスト、９……N2 +層、１０……ホトレジス
ト、１１……N3 -（高耐圧化）層、１２……PSG
膜、１３，１４……Al電極。
Claims (1)
- １ 半導体基板の第１導電型主表面に互いに離間
してソースおよびドレインとなる一対の第２導電
型領域を形成し、該第２導電型領域間の基板表面
の一部の上に、ゲート酸化膜を介して導電性の下
層膜と該下層膜と異なる物質からなる上層膜とを
形成し、これら下層膜および上層膜を積層した状
態で、前記下層膜の一方の端部と該端部に対向す
る前記第２導電型領域の一方との間の基板表面に
第２導電型の不純物を導入することによつて、前
記下層膜の一方の端部から前記一方の第２導電型
領域へ延在する第３の領域を形成し、前記上層膜
をマスクとして前記下層膜を側面エツチし、側面
エツチされた少なくとも前記下層膜の一方の端部
と前記第３の領域との間の基板表面に第２導電型
の不純物を導入することによつて、前記下層膜の
側面エツチされた前記端部から前記第３の領域へ
延在し、かつ前記第３の領域と抵抗率が異なる第
４の領域を形成することを特徴とするMOS半導
体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56040339A JPS57155776A (en) | 1981-03-23 | 1981-03-23 | Mos semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56040339A JPS57155776A (en) | 1981-03-23 | 1981-03-23 | Mos semiconductor device and manufacture thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57155776A JPS57155776A (en) | 1982-09-25 |
| JPH0381300B2 true JPH0381300B2 (ja) | 1991-12-27 |
Family
ID=12577869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56040339A Granted JPS57155776A (en) | 1981-03-23 | 1981-03-23 | Mos semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57155776A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54987A (en) * | 1977-06-06 | 1979-01-06 | Hitachi Ltd | Manufacture for semiconductor device |
-
1981
- 1981-03-23 JP JP56040339A patent/JPS57155776A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57155776A (en) | 1982-09-25 |
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