JPH0381328B2 - - Google Patents
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- JPH0381328B2 JPH0381328B2 JP63059063A JP5906388A JPH0381328B2 JP H0381328 B2 JPH0381328 B2 JP H0381328B2 JP 63059063 A JP63059063 A JP 63059063A JP 5906388 A JP5906388 A JP 5906388A JP H0381328 B2 JPH0381328 B2 JP H0381328B2
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- JP
- Japan
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- signal
- input
- circuit
- signals
- delay
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
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- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は可変デジタル遅延回路に関する。さら
に具体的には、出力信号の実際の遅延量を測定す
ることなく、その論理を観測するだけで回路の動
作状態をチエツクすることができる可変デジタル
遅延回路を提供せんとするものである。
に具体的には、出力信号の実際の遅延量を測定す
ることなく、その論理を観測するだけで回路の動
作状態をチエツクすることができる可変デジタル
遅延回路を提供せんとするものである。
［従来の技術］
従来の可変デジタル遅延回路の構成例を第３図
に示し説明する。
に示し説明する。
１１はデジタル信号を入力するための入力端
子、３２Ａ，Ｂ，Ｃは、それぞれ遅延回路であ
り、インバータ３３ａ，ｂと３３ｃ，ｄと３３
ｅ，ｆとにより、それぞれ構成されている。各遅
延回路３２Ａ，Ｂ，Ｃは、入力信号２１および２
つの遅延回路３２Ａ，３２Ｂからの遅延信号４２
Ａ，４２Ｂをそれぞれ遅延して出力している。１
４は入力信号２１および各遅延回路３２Ａ〜Ｃか
らの遅延信号４２Ａ〜Ｃのうち、いずれか１つの
信号を選択して出力するための選択回路であり、
１５は選択回路１４からの出力信号２３を出力す
るための出力端子、１８Ａおよび１８Ｂは選択回
路１４の入力ａ〜ｄのいずれかを選択する選択信
号２６Ａ，２６Ｂをそれぞれ入力するための入力
端子である。
子、３２Ａ，Ｂ，Ｃは、それぞれ遅延回路であ
り、インバータ３３ａ，ｂと３３ｃ，ｄと３３
ｅ，ｆとにより、それぞれ構成されている。各遅
延回路３２Ａ，Ｂ，Ｃは、入力信号２１および２
つの遅延回路３２Ａ，３２Ｂからの遅延信号４２
Ａ，４２Ｂをそれぞれ遅延して出力している。１
４は入力信号２１および各遅延回路３２Ａ〜Ｃか
らの遅延信号４２Ａ〜Ｃのうち、いずれか１つの
信号を選択して出力するための選択回路であり、
１５は選択回路１４からの出力信号２３を出力す
るための出力端子、１８Ａおよび１８Ｂは選択回
路１４の入力ａ〜ｄのいずれかを選択する選択信
号２６Ａ，２６Ｂをそれぞれ入力するための入力
端子である。
回路の動作を説明すると、入力端子１１より入
力された入力信号２１は選択回路１４の入力ａ、
および最初の遅延回路３２Ａに入力され、初段の
遅延回路３２Ａにおいて一定の遅延量をもつて出
力される遅延信号４２Ａは選択回路１４の入力ｂ
および次段の遅延回路３２Ｂに入力され、さらに
遅延して出力される遅延信号４２Ｂは、選択回路
１４の入力ｃおよび最終段の遅延回路３２Ｃに入
力され、さらに遅延して出力される遅延信号４２
Ｃは、選択回路１４の入力ｄに入力される。
力された入力信号２１は選択回路１４の入力ａ、
および最初の遅延回路３２Ａに入力され、初段の
遅延回路３２Ａにおいて一定の遅延量をもつて出
力される遅延信号４２Ａは選択回路１４の入力ｂ
および次段の遅延回路３２Ｂに入力され、さらに
遅延して出力される遅延信号４２Ｂは、選択回路
１４の入力ｃおよび最終段の遅延回路３２Ｃに入
力され、さらに遅延して出力される遅延信号４２
Ｃは、選択回路１４の入力ｄに入力される。
このようにして選択回路１４に入力されるいず
れの遅延回路３２Ａ〜Ｃも介さない入力信号２１
と各遅延回路３２Ａ〜Ｃからの遅延信号４２Ａ〜
Ｃとの４種類の信号のうちのいずれかを、入力端
子１８Ａ，１８Ｂより入力される２ビツトのバイ
ナリ・データの組合せからなる選択信号２６Ａ，
２６Ｂにより選択して出力信号２３を出力端子１
５に得ている。
れの遅延回路３２Ａ〜Ｃも介さない入力信号２１
と各遅延回路３２Ａ〜Ｃからの遅延信号４２Ａ〜
Ｃとの４種類の信号のうちのいずれかを、入力端
子１８Ａ，１８Ｂより入力される２ビツトのバイ
ナリ・データの組合せからなる選択信号２６Ａ，
２６Ｂにより選択して出力信号２３を出力端子１
５に得ている。
［発明が解決しようとする課題］
第３図に示した従来の可変デジタル遅延回路に
よると、各遅延回路３２Ａ〜Ｃがそれぞれ１組の
インバータ３３ａ，ｂ，３３ｃ，ｄ，３３ｅ，ｆ
により構成されていることから、信号２１および
いずれかの遅延回路３２Ａ〜Ｃを介した遅延信号
４２Ａ，Ｂ，Ｃを選択回路１４により選択して得
られる出力信号２３は、それぞれ異なるタイミン
グ（遅延量）をもつているだけで、たとえ各遅延
回路３２Ａ〜Ｃのうちのいずれかが、たとえば設
計ミスや何らかの事故でシヨートしていたり、あ
るいは実装上配線を誤つたりしていたとしても、
出力信号２３は、いずれも信号の論理としては入
力信号２１と同じである。そのため、４種類のタ
イミングの信号のいずれを選択しているのか、あ
るいは各遅延回路３２Ａ〜Ｃが正常に動作してい
るかなど、回路の動作状態をチエツクするために
は、選択回路１４の各入力ａ〜ｄに入力される信
号をそれぞれ選択して出力せしめて、その実際の
遅延量を測定しなければならず、たとえばゲー
ト・アレイなどによりIC（集積回路）の内部に、
この可変デジタル遅延回路を組込んだ場合には、
回路の動作状態を容易にチエツクすることができ
ないという解決されるべき課題があつた。
よると、各遅延回路３２Ａ〜Ｃがそれぞれ１組の
インバータ３３ａ，ｂ，３３ｃ，ｄ，３３ｅ，ｆ
により構成されていることから、信号２１および
いずれかの遅延回路３２Ａ〜Ｃを介した遅延信号
４２Ａ，Ｂ，Ｃを選択回路１４により選択して得
られる出力信号２３は、それぞれ異なるタイミン
グ（遅延量）をもつているだけで、たとえ各遅延
回路３２Ａ〜Ｃのうちのいずれかが、たとえば設
計ミスや何らかの事故でシヨートしていたり、あ
るいは実装上配線を誤つたりしていたとしても、
出力信号２３は、いずれも信号の論理としては入
力信号２１と同じである。そのため、４種類のタ
イミングの信号のいずれを選択しているのか、あ
るいは各遅延回路３２Ａ〜Ｃが正常に動作してい
るかなど、回路の動作状態をチエツクするために
は、選択回路１４の各入力ａ〜ｄに入力される信
号をそれぞれ選択して出力せしめて、その実際の
遅延量を測定しなければならず、たとえばゲー
ト・アレイなどによりIC（集積回路）の内部に、
この可変デジタル遅延回路を組込んだ場合には、
回路の動作状態を容易にチエツクすることができ
ないという解決されるべき課題があつた。
［課題を解決するための手段］
本発明はこのような課題を解決するためになさ
れたものであり、各段の遅延回路を、それぞれ直
列に接続された１組のEX−OR（エクスクルーシ
ブ・オア）ゲートにより構成するとともに、各
EX−ORゲートの出力の論理を制御するための
テスト制御回路を設け、選択された信号のみが選
択されない他の信号とは反転した論理となつて出
力されるようにした。
れたものであり、各段の遅延回路を、それぞれ直
列に接続された１組のEX−OR（エクスクルーシ
ブ・オア）ゲートにより構成するとともに、各
EX−ORゲートの出力の論理を制御するための
テスト制御回路を設け、選択された信号のみが選
択されない他の信号とは反転した論理となつて出
力されるようにした。
［作用］
このような手段を設けたことから、各段の遅延
回路を構成するそれぞれのEX−ORゲートに入
力する制御信号の論理の組合せにより、回路の動
作状態を簡単にチエツクすることができるように
なつた。そのために、ゲート・アレイを用いて可
変デジタル遅延回路を組込んだICの内部をチエ
ツクすることも極めて容易になつた。
回路を構成するそれぞれのEX−ORゲートに入
力する制御信号の論理の組合せにより、回路の動
作状態を簡単にチエツクすることができるように
なつた。そのために、ゲート・アレイを用いて可
変デジタル遅延回路を組込んだICの内部をチエ
ツクすることも極めて容易になつた。
［実施例］
本発明の一実施例の回路構成を第１図に示し説
明する。ここで、第３図における対応する構成要
素については同じ記号を用いた。
明する。ここで、第３図における対応する構成要
素については同じ記号を用いた。
１１はデジタル信号を入力するための入力端
子、１２Ａ，Ｂ，Ｃはそれぞれ直列に接続された
３組のEX−ORゲート１３ａ，ｂ，１３ｃ，ｄ，
１３ｅ，ｆにより構成される遅延回路であり、入
力信号２１および前段の遅延回路１２Ａ，１２Ｂ
からの遅延信号２２Ａ，２２Ｂをそれぞれ遅延し
て出力する。１４は入力された入力信号２１およ
び各遅延回路１２Ａ〜Ｃからの遅延信号２２Ａ〜
Ｃのうちのいずれか１つの信号を選択して出力す
るための選択回路、１５は選択回路１４からの出
力信号２３を出力するための出力端子、１６Ａ〜
Ｃはテスト制御回路１７に加えるテスト信号２４
Ａ〜Ｃをそれぞれ入力するための入力端子であ
り、テスト制御回路１７は加えられる各テスト信
号２４Ａ〜Ｃの組合せに応じて、各遅延回路１２
Ａ〜Ｃからの遅延信号２２Ａ〜Ｃの出力論理を逆
転するように制御するための制御信号２５Ａ〜Ｄ
を各EX−ORゲート１３ａ〜ｆに出力する。１
８Ａおよび１８Ｂは、選択回路１４に送出する選
択信号２６Ａ，２６Ｂをそれぞれ入力するための
入力端子である。
子、１２Ａ，Ｂ，Ｃはそれぞれ直列に接続された
３組のEX−ORゲート１３ａ，ｂ，１３ｃ，ｄ，
１３ｅ，ｆにより構成される遅延回路であり、入
力信号２１および前段の遅延回路１２Ａ，１２Ｂ
からの遅延信号２２Ａ，２２Ｂをそれぞれ遅延し
て出力する。１４は入力された入力信号２１およ
び各遅延回路１２Ａ〜Ｃからの遅延信号２２Ａ〜
Ｃのうちのいずれか１つの信号を選択して出力す
るための選択回路、１５は選択回路１４からの出
力信号２３を出力するための出力端子、１６Ａ〜
Ｃはテスト制御回路１７に加えるテスト信号２４
Ａ〜Ｃをそれぞれ入力するための入力端子であ
り、テスト制御回路１７は加えられる各テスト信
号２４Ａ〜Ｃの組合せに応じて、各遅延回路１２
Ａ〜Ｃからの遅延信号２２Ａ〜Ｃの出力論理を逆
転するように制御するための制御信号２５Ａ〜Ｄ
を各EX−ORゲート１３ａ〜ｆに出力する。１
８Ａおよび１８Ｂは、選択回路１４に送出する選
択信号２６Ａ，２６Ｂをそれぞれ入力するための
入力端子である。
このように構成された回路の動作を説明する
と、遅延回路として通常動作させる場合は、入力
端子１６Ｃより入力するテスト信号２４Ｃを
“０”としてテスト制御回路１７のイネーブル入
力ENに加えておく。この場合、テスト制御回路
１７はデイスイネーブル状態であり、各EX−
ORゲート１３ａ〜ｆに加えられる制御信号２５
Ａ〜Ｄはすべて“１”となるように設定してお
く。各EX−ORゲート１３ａ〜ｆは、図示する
ように各EX−ORゲート１３ａ，ｃ，ｅの一方
の入力には入力信号２１および前段の遅延回路１
２Ａ，Ｂからの遅延信号２２Ａ，Ｂが、他方の入
力には制御信号２５Ａ，Ｂ，Ｃがそれぞれ入力さ
れ、各EX−ORゲート１３ｂ，ｄ，ｆの一方の
入力には第１段の各EX−ORゲート１３ａ，ｃ，
ｅからの出力が、他方の入力には制御信号２５
Ｂ，Ｃ，Ｄがそれぞれ入力されるようになつてい
る。したがつて、たとえば入力信号２１の論理を
“１”とすると、初段の遅延回路１２ＡのEX−
ORゲート１３ａへの各入力はともに“１”であ
るためその出力は“０”となり、EX−ORゲー
ト１３ｂへの各入力は“０”と“１”であるため
その出力は“１”となる。すなわち、各EX−
ORゲート１３ａ，ｂは、入力信号２１に対し
て、それぞれインバータとしての機能を実現し、
このことは次段および最終段の遅延回路１２Ｂ，
１２Ｃにおける各EX−ORゲート１３ｃ〜ｆに
ついても同じであり、入力信号２１の論理が
“０”の場合も同様の結果を得ることができる。
と、遅延回路として通常動作させる場合は、入力
端子１６Ｃより入力するテスト信号２４Ｃを
“０”としてテスト制御回路１７のイネーブル入
力ENに加えておく。この場合、テスト制御回路
１７はデイスイネーブル状態であり、各EX−
ORゲート１３ａ〜ｆに加えられる制御信号２５
Ａ〜Ｄはすべて“１”となるように設定してお
く。各EX−ORゲート１３ａ〜ｆは、図示する
ように各EX−ORゲート１３ａ，ｃ，ｅの一方
の入力には入力信号２１および前段の遅延回路１
２Ａ，Ｂからの遅延信号２２Ａ，Ｂが、他方の入
力には制御信号２５Ａ，Ｂ，Ｃがそれぞれ入力さ
れ、各EX−ORゲート１３ｂ，ｄ，ｆの一方の
入力には第１段の各EX−ORゲート１３ａ，ｃ，
ｅからの出力が、他方の入力には制御信号２５
Ｂ，Ｃ，Ｄがそれぞれ入力されるようになつてい
る。したがつて、たとえば入力信号２１の論理を
“１”とすると、初段の遅延回路１２ＡのEX−
ORゲート１３ａへの各入力はともに“１”であ
るためその出力は“０”となり、EX−ORゲー
ト１３ｂへの各入力は“０”と“１”であるため
その出力は“１”となる。すなわち、各EX−
ORゲート１３ａ，ｂは、入力信号２１に対し
て、それぞれインバータとしての機能を実現し、
このことは次段および最終段の遅延回路１２Ｂ，
１２Ｃにおける各EX−ORゲート１３ｃ〜ｆに
ついても同じであり、入力信号２１の論理が
“０”の場合も同様の結果を得ることができる。
このように、テスト制御回路１７がデイスイネ
ーブル状態のときは、各遅延回路１２Ａ〜Ｃを構
成する１組のEX−ORゲート１３ａ〜ｆは、入
力信号２１および前段の遅延回路１２Ａ，１２Ｂ
からの遅延信号２２Ａ，２２Ｂのそれぞれに対し
てインバータとなるため、回路の動作としては、
第３図に示した従来例で用いられる回路と同じに
なり、４種類の遅延量の異なる信号のうち目的と
する信号を、対応する選択信号２６Ａ，２６Ｂを
選択回路１４に印加して選択せしめ、出力信号２
３として得る。
ーブル状態のときは、各遅延回路１２Ａ〜Ｃを構
成する１組のEX−ORゲート１３ａ〜ｆは、入
力信号２１および前段の遅延回路１２Ａ，１２Ｂ
からの遅延信号２２Ａ，２２Ｂのそれぞれに対し
てインバータとなるため、回路の動作としては、
第３図に示した従来例で用いられる回路と同じに
なり、４種類の遅延量の異なる信号のうち目的と
する信号を、対応する選択信号２６Ａ，２６Ｂを
選択回路１４に印加して選択せしめ、出力信号２
３として得る。
つぎに、回路をチエツクするときの動作を説明
すると、まずテスト制御回路１７のイネーブル入
力に加えるテスト信号２４Ｃを“１”にしてテス
ト制御回路１７をイネーブル状態にする。テスト
制御回路１７より出力される各制御信号２５Ａ〜
Ｄは、各テスト信号２４Ａ，２４Ｂの論理の組合
せにより、いずれか１つが“０”になるように設
定しておく。
すると、まずテスト制御回路１７のイネーブル入
力に加えるテスト信号２４Ｃを“１”にしてテス
ト制御回路１７をイネーブル状態にする。テスト
制御回路１７より出力される各制御信号２５Ａ〜
Ｄは、各テスト信号２４Ａ，２４Ｂの論理の組合
せにより、いずれか１つが“０”になるように設
定しておく。
第２Ａ図には、各テスト信号２４Ａ，２４Ｂの
論理の組合せと各制御信号２５Ａ〜Ｄの論理との
対応関係が示されている。たとえば各テスト信号
２４Ａ，２４Ｂがともに“０”のときは、制御信
号２５Ａは“０”となり、他の制御信号２５Ｂ〜
Ｄはすべて“１”となることを表わしている。
論理の組合せと各制御信号２５Ａ〜Ｄの論理との
対応関係が示されている。たとえば各テスト信号
２４Ａ，２４Ｂがともに“０”のときは、制御信
号２５Ａは“０”となり、他の制御信号２５Ｂ〜
Ｄはすべて“１”となることを表わしている。
そこで、第１図において入力信号２１の論理を
“１”として、テスト制御回路１７に加える各テ
スト信号２４Ａ，２４Ｂをともに“０”にした場
合についてみると、テスト制御回路１７より出力
される制御信号２５Ａは、第２Ａ図に示すように
“０”であり、初段の遅延回路１２ＡのEX−OR
ゲート１３ａには、“１”である入力信号２１と
“０”である制御信号２５Ａとが入力されるため
その出力は“１”となり、この出力と“１”であ
る制御信号２５ＢとがEX−ORゲート１３ｂに
入力される。したがつて、選択回路１４の入力ｂ
に入力される遅延信号２２Ａは“０”であり、入
力信号２２Ｂ，２２Ｃも同様に入力信号２１とは
反転した論理となる。すなわち、選択回路１４の
入力ａを選択信号２６Ａ，２６Ｂにより選択した
ときにのみ、出力信号２３は入力信号２１と同じ
論理となる。
“１”として、テスト制御回路１７に加える各テ
スト信号２４Ａ，２４Ｂをともに“０”にした場
合についてみると、テスト制御回路１７より出力
される制御信号２５Ａは、第２Ａ図に示すように
“０”であり、初段の遅延回路１２ＡのEX−OR
ゲート１３ａには、“１”である入力信号２１と
“０”である制御信号２５Ａとが入力されるため
その出力は“１”となり、この出力と“１”であ
る制御信号２５ＢとがEX−ORゲート１３ｂに
入力される。したがつて、選択回路１４の入力ｂ
に入力される遅延信号２２Ａは“０”であり、入
力信号２２Ｂ，２２Ｃも同様に入力信号２１とは
反転した論理となる。すなわち、選択回路１４の
入力ａを選択信号２６Ａ，２６Ｂにより選択した
ときにのみ、出力信号２３は入力信号２１と同じ
論理となる。
つぎに、各テスト信号２４Ａ，２４Ｂをそれぞ
れ“０”，“１”にした場合についてみると、制御
信号２５Ｂのみが“０”となり、他の制御信号２
５Ａ，２５Ｃ，２５Ｄは“１”となるため、遅延
信号２２Ａのみが“０”であり、入力信号２１と
は反転した論理となり、他の遅延信号２２Ｂ，２
２Ｃの論理は入力信号２１と同じである。したが
つて、選択回路１４の入力ｂを選択したときにの
み、出力信号２３は入力信号２１と反転した論理
となる。
れ“０”，“１”にした場合についてみると、制御
信号２５Ｂのみが“０”となり、他の制御信号２
５Ａ，２５Ｃ，２５Ｄは“１”となるため、遅延
信号２２Ａのみが“０”であり、入力信号２１と
は反転した論理となり、他の遅延信号２２Ｂ，２
２Ｃの論理は入力信号２１と同じである。したが
つて、選択回路１４の入力ｂを選択したときにの
み、出力信号２３は入力信号２１と反転した論理
となる。
同様にして、各テスト信号２４Ａ，２４Ｂがそ
れぞれ“１”，“０”のときは遅延信号２２Ｂのみ
が、“１”，“１”のときは遅延信号２２Ｃのみが
入力信号２１とは反転した論理となる。
れぞれ“１”，“０”のときは遅延信号２２Ｂのみ
が、“１”，“１”のときは遅延信号２２Ｃのみが
入力信号２１とは反転した論理となる。
第２Ｂ図は、入力信号２１と、各テスト信号２
４Ａ，２４Ｂと、選択回路１４の各入力ａ〜ｄに
入力される信号との、それぞれの論理の対応関係
を示すものであり、入力信号２１が“１”の場合
において各テスト信号２４Ａ，２４Ｂがともに
“０”のときは、選択回路１４の入力ａに入力さ
れる信号のみが“１”となり、各テスト信号２４
Ａ，２４Ｂが他の組合わせのときは、選択回路１
４のいずれか１つの入力に入力される信号のみが
“０”となる。入力信号２１が“０”の場合は、
図示するように入力信号２１が“１”の場合とは
逆の論理となる。
４Ａ，２４Ｂと、選択回路１４の各入力ａ〜ｄに
入力される信号との、それぞれの論理の対応関係
を示すものであり、入力信号２１が“１”の場合
において各テスト信号２４Ａ，２４Ｂがともに
“０”のときは、選択回路１４の入力ａに入力さ
れる信号のみが“１”となり、各テスト信号２４
Ａ，２４Ｂが他の組合わせのときは、選択回路１
４のいずれか１つの入力に入力される信号のみが
“０”となる。入力信号２１が“０”の場合は、
図示するように入力信号２１が“１”の場合とは
逆の論理となる。
したがつて、第１図において、たとえば入力信
号２１の論理が“１”の場合において、選択回路
１４の入力ｂを選択する選択信号２６Ａ，２６Ｂ
を選択回路１４に送出しているときに、テスト制
御回路１７に加える各テスト信号２４Ａ，２４Ｂ
をそれぞれ“０”，“１”にして得られる出力信号
２３の論理が“０”であれば、選択した通りの出
力信号２３を得ており、回路としては正常に動作
していることになる。
号２１の論理が“１”の場合において、選択回路
１４の入力ｂを選択する選択信号２６Ａ，２６Ｂ
を選択回路１４に送出しているときに、テスト制
御回路１７に加える各テスト信号２４Ａ，２４Ｂ
をそれぞれ“０”，“１”にして得られる出力信号
２３の論理が“０”であれば、選択した通りの出
力信号２３を得ており、回路としては正常に動作
していることになる。
このように、回路の動作状態をチエツクする場
合は、各テスト信号２４Ａ，２４Ｂを組合わせて
テスト制御回路１７に加え、得られる出力信号２
３の論理を観測するだけで、回路の動作が正常で
あるか否かを判断することができるとともに、各
テスト信号２４Ａ，２４Ｂの組合わせと出力信号
２３の論理との対応関係から、いずれの信号を選
択しているのかについても確認することができ
る。
合は、各テスト信号２４Ａ，２４Ｂを組合わせて
テスト制御回路１７に加え、得られる出力信号２
３の論理を観測するだけで、回路の動作が正常で
あるか否かを判断することができるとともに、各
テスト信号２４Ａ，２４Ｂの組合わせと出力信号
２３の論理との対応関係から、いずれの信号を選
択しているのかについても確認することができ
る。
なお、EX−ORゲート１３ａ，ｃ，ｅの出力
をEX−ORゲート１３ｂ，ｄ，ｆに印加する場
合に、遅延時間を大きくするために偶数のインバ
ータを介して印加しても、あるいは何個かのバツ
フアを介してもよいことは以上の説明から明らか
であろう。
をEX−ORゲート１３ｂ，ｄ，ｆに印加する場
合に、遅延時間を大きくするために偶数のインバ
ータを介して印加しても、あるいは何個かのバツ
フアを介してもよいことは以上の説明から明らか
であろう。
［発明の効果］
以上の説明から明らかなように、本発明による
ならば、出力信号の実際の遅延量を測定すること
なく、その論理を観測するだけで、回路の動作状
態をチエツクすることができることから、ゲー
ト・アレイなどによりIC内部に容易に組込むこ
とができるなど、本発明の効果は極めて大きい。
ならば、出力信号の実際の遅延量を測定すること
なく、その論理を観測するだけで、回路の動作状
態をチエツクすることができることから、ゲー
ト・アレイなどによりIC内部に容易に組込むこ
とができるなど、本発明の効果は極めて大きい。
第１図は本発明の一実施例の回路構成図、第２
Ａ図は第１図に示した実施例における各テスト信
号の論理の組合わせと各制御信号の論理との対応
関係を説明するための符号図、第２Ｂ図は第１図
に示した実施例における入力信号と各テスト信号
と選択回路の各入力に入力され信号とのそれぞれ
の論理の対応関係を説明するための符号図、第３
図は従来例の回路構成図である。 １１……入力端子、１２Ａ〜Ｃ……遅延回路、
１３ａ〜ｆ……EX−ORゲート、１４……選択
回路、１５……出力端子、１６Ａ〜Ｃ……入力端
子、１７……テスト制御回路、１８Ａ，１８Ｂ…
…入力端子、２１……入力信号、２２Ａ〜Ｃ……
遅延信号、２３……出力信号、２４Ａ〜Ｃ……テ
スト信号、２５Ａ〜Ｄ……制御信号、２６Ａ，２
６Ｂ……選択信号、３２Ａ〜Ｃ……遅延回路、３
３ａ〜ｆ……インバータ、４２Ａ〜Ｃ……遅延信
号。
Ａ図は第１図に示した実施例における各テスト信
号の論理の組合わせと各制御信号の論理との対応
関係を説明するための符号図、第２Ｂ図は第１図
に示した実施例における入力信号と各テスト信号
と選択回路の各入力に入力され信号とのそれぞれ
の論理の対応関係を説明するための符号図、第３
図は従来例の回路構成図である。 １１……入力端子、１２Ａ〜Ｃ……遅延回路、
１３ａ〜ｆ……EX−ORゲート、１４……選択
回路、１５……出力端子、１６Ａ〜Ｃ……入力端
子、１７……テスト制御回路、１８Ａ，１８Ｂ…
…入力端子、２１……入力信号、２２Ａ〜Ｃ……
遅延信号、２３……出力信号、２４Ａ〜Ｃ……テ
スト信号、２５Ａ〜Ｄ……制御信号、２６Ａ，２
６Ｂ……選択信号、３２Ａ〜Ｃ……遅延回路、３
３ａ〜ｆ……インバータ、４２Ａ〜Ｃ……遅延信
号。
Claims (1)
- 【特許請求の範囲】 １ 一方の入力端子に遅延するための入力信号を
印加され他方の入力端子に制御信号を印加された
第１のエクスクルーシブ・オア・ゲ−ト１３ａ，
ｃ，ｅと、前記第１のエクスクルーシブ・オア・
ゲ−トの出力を一方の入力端子に印加され他方の
入力端子に制御信号を印加されて遅延信号２２
Ａ，Ｂ，Ｃを得るための第２のエクスクルーシ
ブ・オア・ゲ−ト１３ｂ，ｄ，ｆとを含む回路を
１段の遅延手段とし、前記遅延信号を後段の遅延
手段の前記入力信号とするｎ段の遅延手段１２
Ａ，Ｂ，Ｃと、 前記ｎ段の遅延手段のうちの初段の遅延手段１
２Ａに印加される前記入力信号２１および前記ｎ
段の遅延手段から得られる各遅延信号２２Ａ，
Ｂ，Ｃのうちの１つを選択して出力するための選
択手段１４と、 前記選択手段が選択する信号のうちの１つの信
号のみをテストのために他の信号とは反転した理
論とするように前記第１および第２のエクスクル
ーシブ・オア・ゲ−トの他方の入力端子に印加す
る前記各制御信号を出力するためのテスト制御手
段１７と を含む可変デジタル遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63059063A JPH01232823A (ja) | 1988-03-12 | 1988-03-12 | 可変デジタル遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63059063A JPH01232823A (ja) | 1988-03-12 | 1988-03-12 | 可変デジタル遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01232823A JPH01232823A (ja) | 1989-09-18 |
| JPH0381328B2 true JPH0381328B2 (ja) | 1991-12-27 |
Family
ID=13102514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63059063A Granted JPH01232823A (ja) | 1988-03-12 | 1988-03-12 | 可変デジタル遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01232823A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116131820B (zh) * | 2023-04-12 | 2023-07-11 | 合肥灿芯科技有限公司 | 一种控制简单的全数字可编程延迟电路 |
-
1988
- 1988-03-12 JP JP63059063A patent/JPH01232823A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01232823A (ja) | 1989-09-18 |
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