JPH0582905B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明半導体集積回路のテスト回路に係り、
特に限られた数の外部端子から入力される信号に
基づき任意の数のテストモード信号を発生させる
ような改良に関する。

［発明の技術的背景］ 一般に半導体集積回路は数ミリ四方の半導体チ
ツプ上に数千ないし数万のトランジスタを集積し
て構成され、このチツプをプラスチツク、セラミ
ツク等のパツケージに収納して製品としている。
このため、パツケージに収納した後にチツプの動
作状態を調べたり、動作制御のために信号の入出
力を行なう場合には、チツプ上に設けられたボン
デイングパツドを通じて、パツケージの外に取出
された外部端子（ピン）からにのみ限られる。そ
こで半導体集積回路の設計を行なう場合には、チ
ツプ検証のために外部からチツプの内部状態を任
意に設定することができるようなテスト回路を内
蔵させることが普通である。このテスト回路を内
蔵させたときは普通、テストモードの数だけ外部
にテストモード設定用の外部端子を設ける必要が
ある。しかし、集積回路の外部端子数はパツケー
ジ毎に限られているため、テストのための外部端
子の数はできるだけ少ないほうが望ましい。そこ
で従来ではテスト回路専用の外部端子をできるだ
け少なくするためにチツプ内部に特別なカウンタ
を設ける等の方法が考えられている。

第４図は従来のテスト回路の構成を示す回路図
である。１，……はそれぞれＴ型のフリツプフロ
ツプであり、ｎ個のフリツプフロツプ１が前段の
Ｑ出力を次段のＴ入力とする如く多段接続され、
全体でｎビツトのパイナリアツプカウンタ２を構
成している。そして初段のフリツプフロツプ１に
はＴ入力として外部端子３に供給されるパルス信
号φが入力され、全てのフリツプフロツプ１には
リセツト入力として外部端子４に供給されるリセ
ツト信号RSTが並列に入力される。ｎ個のノア
ゲート５₁ないし５_oはそれぞれ上記ｎ個のフリツ
プフロツプ１のＱ出力および出力のうち任意の
信号が並列に入力され、これらの信号からテスト
モード信号M1ないしMnを出力するデコード用
のものであり、例えば一つのノアゲート５₁には
全てのフリツプフロツプ１のＱ出力が並列に入力
されており、一つのノアゲート５₂には初段のフ
リツプフロツプ１の出力と２段目以降の各フリ
ツプフロツプ１のＱ出力が並列に入力されてい
る。従つて、上記ｎ個のノアゲート５₁ないし５_o
では2ⁿ通りのテストモード信号を得ることができ
る。

第５図は上記従来回路の動作を示すタイミング
チヤートである。まず、端子４にリセツト信号
RSTを供給した後に端子３に所定数のパルス信
号φを供給する。これにより、アツプカウンタ２
の各段のフリツプフロツプ１のＱ出力Ｑ(1)ないし
Ｑ(n)はパルス信号φの入力回数に応じてバイナリ
的に変化する。そしてこれらの信号変化に応じ
て、ノアゲート５₁ないし５_oからはデコードされ
たモード信号M1ないしMnが順次出力される。

このようなテスト回路を内蔵した集積回路で
は上記各テストモード信号M1ないしMnに応じ
て内部でテストモードが設定され、機能テスト、
直流テスト等各種検証テストのための回路設定が
行われる。

［背景技術の問題点］ 上記したように集積回路は限られたピン数のパ
ツケージに収納されるが、このピンの数が少ない
程パツケージの外観形状は小型になり、製造価格
も安価にできる。このため、集積回路では外部端
子の数ができるだけ少ない方が望ましい。しか
し、上記従来のテスト回路では本来の外部端子の
他に、上記テスト回路におけるパルス信号φおよ
びリセツト信号RST供給用の二つの端子が余計
に必要となる。この二つの端子は集積回路の実使
用時には全く使用されず無駄である。

［発明の目的］ この発明は上記のような事情を考慮してなされ
たものでありその目的は、テストに必要な外部端
子の数を従来よりも削減することができ、しかも
任意のテストモードが外部から自由に設定できる
テスト回路を提供することにある。

［発明の概要］ 上記目的を達成するためこの発明にあつては、
複数ビツトのデータからなる所定のパターンが供
給される外部端子と、任意の数のデータシフト手
段が多段接続され、初段のデータシフト手段に上
記パターンが入力されるデータシフト回路と、上
記複数のデータシフト手段の特定の出力状態を検
出する少なくとも一つの第１ゲート回路と、上記
第１ゲート回路の出力をラツチするラツチ回路
と、上記外部端子に供給される特定のパターンを
検出することにより上記ラツチ回路をリセツトす
るためのリセツト信号を発生する第２ゲート回路
とを具備し、上記ラツチ回路の出力をテストモー
ド信号として使用するようにしている。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説
明する。

第１図はこの発明のテスト回路の構成を示す回
路図であり、このテスト回路は従来と同様に検証
を行なうべき集積回路に内蔵されている。図にお
いて１１ないし１４はそれぞれシフトレジスタで
あり、これら４個のシフトレジスタは前段のＱ出
力を次段のＤ入力とする如く多段接続され、全体
で４ビツトのデータシフト回路１５を構成してい
る。そして初段のシフトレジスタ１１にはＤ入力
として外部端子１６に供給されるパターンデータ
Dinが入力され、全てのシフトレジスタ１１ない
し１４のクロツク入力端にはこのテスト回路が内
蔵される集積回路で使用される基本クロツク信号
φが並列に供給されるようになつている。

１７，１８はそれぞれ３入力のアンドゲート、
１９は３入力のナンドゲートであり、アンドゲー
ト１７には上記シフトレジスタ１２のＱ出力およ
びシフトレジスタ１３および１４の各出力が供
給され、アンドゲート１８には上記シフトレジス
タ１２，１３の各Ｑ出力およびシフトレジス１４
の出力が供給され、ナンドゲート１９には上記
シフトレジスタ１２，１３および１４の各Ｑ出力
が供給されている。

二つのシフトレジスタ２０および２１は２種類
のテストモード信号M1，M2を発生するためのも
のであり、この両シフトレジスタ２０，２１のＤ
入力として上記アンドゲート１７，１８の出力が
供給されている。さらにこの両シフトレジスタ２
０，２１のリセツト入力として上記ナンドゲート
１９の出力が供給されている。そして２種類のテ
ストモード信号M1，M2はそれぞれのＱ出力とし
て得られるようになつている。

もう一つのシフトレジスタ２２は上記両シフト
レジスタ２０，２１におけるデータラツチ動作を
制御するクロツク信号を発生するためのものであ
り、このシフトレジスタ２２にはＤ入力として上
記データシフト回路１５内の初段のシフトレジス
タ１１の出力が供給され、クロツク信号として
上記信号φがインバータ２３を介して供給され
る。そしてこのシフトレジスタ２２のＱ出力がク
ロツク信号として上記シフトレジスタ２０，２１
に供給される。

次に上記のような構成の回路の動作を第２図お
よび第３図のタイミングチヤートを用いて説明す
る。

まず初めに、パターンデータDinとして第２図
に示すようにクロツク信号φの３ビツトの期間
“１”にされたものを外部端子１６から順次入力
する。このパターンデータDinはデータシフト回
路１５によりクロツク信号φに同期して１ビツト
ずつ順次シフトされるので、データシフト回路１
５を構成する４個のシフトレジスタ１１ないし１
４の各Ｑ出力Q1ないしQ4は第２図に示すように
“１”期間が１ビツトずつずれた状態となる。そ
してシフトレジスタ１１ないし１４の各Ｑ出力
Q1ないしQ4が全て“１”にされると、ナンドゲ
ート１９の出力Ｎが始めて“０”になり、これに
よりシフトレジスタ２０および２１がリセツトさ
れてテストモード信号M1，M2が共に“０”にさ
れる。

次にパターンデータDinとして任意ビツトだけ
“０”を入力した後、“０”，“０”，“１”，“０”
か
らなる４ビツトのパターンを外部端子１６から順
次入力する。このときのパターンデータも上記の
場合と同様に、データシフト回路１５により１ビ
ツトずつ順次シフトされるので、データシフト回
路１５を構成する４個のシフトレジスタ１１ない
し１４の各Ｑ出力Q1ないしQ4は１ビツトずつず
れた状態となる。

他方、シフトレジスタ２２はクロツク信号φの
反転信号、すなわちクロツク信号φに対して半ビ
ツトずれた信号に同期してデータシフト回路１５
内の初段のシフトレジスタ１１の出力を内部に
取り込むため、このシフトレジスタ２２のＱ出力
Q22は前記のような４ビツトのパターンを入力し
た後、４ビツトパターンが最終段のシフトレジス
タ１４にシフトされてから“０”から“１”に立
ち上がる。しかもこのＱ出力Q22は前記クロツク
信号φの変化点の中間で“１”に立ち上がる。こ
のシフトレジスタ２２のＱ出力Q22が“１”に立
ち上がるとき、アンドゲート１７に入力されてい
るシフトレジスタ１２のＱ出力Q2、シフトレジ
スタ１３の出力３およびシフトレジスタ１４
の出力４は共に“１”にされており、アンド
ゲート１７の出力も“１”にされている。このた
め、シフトレジスタ２２のＱ出力Q22が“１”に
立ち上がると、上記アンドゲート１７の“１”出
力がシフトレジスタ２０に取り込まれ、この後、
テストモード信号M1が“１”にされる。従つて
このように“１”にされたテストモード信号M1
を用いて内部でテストモードを設定すれば、従来
と同様に機能テスト、直流テスト等各種検証テス
トのための回路設定を行なうことができる。

第３図は上記実施例回路の異なる動作を示すタ
イミングチヤートである。この場合には上記と同
様にしてシフトレジスタ２０および２１のリセツ
トを行なつた後、パターンデータDinとして
“０”，“１”，“１”，“０”からなる４ビツトのパ
ターンを外部端子１６から順次入力するようにし
たものである。この場合、シフトレジスタ２２の
Ｑ出力Q22“０”から“１”に立ち上がるとき、
アンドゲート１８に入力されているシフトレジス
タ１２のＱ出力Q2、シフトレジスタ１３のＱ出
力Q3およびシフトレジスタ１４の出力４が
共に“１”にされており、このアンドゲート１８
の出力が“１”にされている。このため、シフト
レジスタ２２のＱ出力Q22が“１”に立ち上がる
と、上記アンドゲート１８の“１”出力がシフト
レジスタ２１に取り込まれ、この後、テストモー
ド信号M2が“１”にされる。従つてこの場合に
はテストモード信号M2による機能テスト、直流
テスト等各種検証テストのための回路設定が行わ
れる。

このように上記実施例回路ではテスト回路用と
してただ一つの外部端子１６を設け、この端子１
６に所定のパターンデータDinを入力することに
より２種類のテストモード信号M1，M2を発生さ
せるようにしているので、外部端子の数は従来回
路で必要としていた２本に比べて１本で削減でき
る。また、データシフト回路１５内のシフトレジ
スタの接続数を増加させることにより、テストモ
ード信号の種類を増加させることができ、これに
より任意のテストモードをただ一つの外部端子を
用いて外部から自由に設定することができる。

［発明の効果］ 以上説明したようにこの発明によれば、テスト
に必要な外部端子の数を従来よりも削減すること
ができ、しかも任意のテストモードが外部から自
由に設定することができるテスト回路を提供する
ことができる。

【図面の簡単な説明】

第１図はこの発明に係るテスト回路の構成を示
す回路図、第２図および第３図はそれぞれ上記実
施例回路の動作を示すタイミングチヤート、第４
図は従来回路の回路図、第５図は上記従来回路の
動作を示すタイミングチヤートである。 １１，１２，１３，１４，２０，２１，２２…
…シフトレジスタ、１５……データシフト回路、
１６……外部端子、１７，１８……アンドゲー
ト、１９……ナンドゲート、２３……インバー
タ。

Claims (1)

1. 【特許請求の範囲】 １ 複数ビツトのデータからなる所定のパターン
   が供給される外部端子と、任意の数のデータシフ
   ト手段が多段接続され、初段のデータシフト手段
   に上記パターンを入力されるデータシフト回路
   と、上記複数のデータシフト手段の特定の出力状
   態を検出する少なくとも一つの第１ゲート回路
   と、上記第１ゲート回路の出力をラツチするラツ
   チ回路と、上記外部端子に供給される特定のパタ
   ーンを検出することにより上記ラツチ回路をリセ
   ツトするためのリセツト信号を発生する第２ゲー
   ト回路とを具備し、上記ラツチ回路の出力をテス
   トモード信号として使用するようにしたことを特
   徴とするテスト回路。 ２ 前記ラツチ回路は、クロツク信号および上記
   外部端子に供給されるパターンに基づきラツチ制
   御信号発生手段で発生されるラツチ制御信号によ
   つて制御される特許請求の範囲第１項に記載のテ
   スト回路。