JPH038155B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は磁気記録及び再生装置に特に適するよ
うにされたアナログ・テレビジヨン信号のサンプ
ルを取るための、つまりサンプリングを行なうた
めの装置に関している。 FM信号を記録及び再生する通常の放送用テレ
ビジヨン信号記録及び再生装置とは異なつてパル
スコード変調デジタル・ビデオ信号が記録及び再
生される方式のものがある。このデジタル記録及
び再生装置はFM記録及び再生に比較すると、バ
ンデイング（banding）及びモアレを減少できる
点、クロマ及びルミナンス・ノイズを−54dB以
上に小さくできる点、機械的精度の余裕度を大き
くできる点、固有の時間軸誤差を1/2ナノ秒以下
にできる点で極めて有利である。 本発明は、テレビジヨン信号をサンプリングす
るための零交差選択をなすための決定がカラーバ
ースト位相、従つて非変調カラーサブキヤリアの
位相に関して正確に規定されて発生される水平同
期パルスの位置に対して正確になされるようにし
て、上述した従来のビデオテープ記録及び再生装
置の問題を減少する。本発明は、複合カラーテレ
ビジヨン信号以外、情報信号が時間軸同期成分を
有する形式の情報信号に広く適用できる。このよ
うな情報信号の例として、時間軸同期成分を表わ
すパイロツト信号を有する計測信号等がある。 本発明の目的はサンプリングクロツクの位相を
制御し、これによつて非変調カラーサブキヤリヤ
の位相に対して正確な位置で複合アナログカラー
テレビジヨン信号をサンプリング及びデイジタル
化することである。 この発明の他の目的は非常に速い動作のデイジ
タルサンプリングを供給することである。サンプ
リング位置は非変調サブキヤリヤの位相に対して
迅速に調整され、小さな位相誤差を補償する。 本発明の実施例である記録及び再生装置を略示
する第１図のブロツク図において、信号路の太い
実線部は記録動作時に関連し、ハツチ線部な再生
動作時に関連する。細い線はビデオ信号に関連し
ない制御信号、クロツク信号等の信号部である。
線の太さは並列導線数を意味せず、後述するよう
に、信号路は単一ラインの直列データ、８ビツト
の並列データまたは24ビツトの並列データのため
の路を含む。当該装置は第１図に関連して最初に
に記録処理について述べられ、次いで再生処理に
ついて述べられる。 複合アナログ・カラーテレビジヨン入力信号は
ライン３０を介して入力処理回路３２に与えられ
る。回路３２はDCクランプ、フイルタ処理、水
平同期信号の分離処理等を行ない、次いでこの回
路３２からの出力信号はライン３４を介してアナ
ログ対デジタル（Ａ／Ｄ）変換回路３６に与えら
れる。入力処理回路３２は本出願人により製造さ
れているデジタル・タイムベース・コレクタ（時
間軸補償装置）TBC−800であつてもよい。 入力処理回路３２からのクランプされかつ水平
同期分離されたアナログ・カラーテレビジヨン信
号はライン３４を介してアナログ対デジタル変換
回路３６に与えられ、８ビツト２進符号化信号フ
オーマツトに変換され、次いで８ビツト並列ライ
ン３８を介してデジタル同期シーケンス・アダー
（加算器）４０に与えられる。アナログ対デジタ
ル変換回路３６は複合カラーテレビジヨン信号の
サブキヤリアの成分の周波数の３倍の周波数でア
ナログ・カラーテレビジヨン信号をサンプリング
する。勿論サブキヤリア周波数の４倍以上のサン
プリング周波数を用いてもよい。NTSCテレビジ
ヨン信号フオーマツト方式で、サブキヤリアの信
号周波数は約3.58MHzで、PAL及びSECMA方式
でのそれは約4.45MHzである。従つて、NTSC方
式でのサンプリング速度は約10.7MHz、PAL及び
SECAM方式では約13.3MHzである。 アナログ対デジタル変換回路３６によりなされ
るサンプリングを制御するために使用されるクロ
ツクはクロツク発生器及びバースト記憶回路４２
によつて発生され、この回路４２はサンプリン
グ・クロツクの位相シフトを行なつて、カラー・
バースト成分の位相に関して正確な位置、より詳
細にはブランキング・レベルに関して正に向かう
零交差即ち0゜位相位置、120゜及び240゜位相位置で
常にアナログ・カラーテレビジヨン信号に関連し
てサンプルが取られるようにする。これにつき、
0゜、120゜及び240゜の位相位置は水平ブランキング
期間の間に生じるサブキヤリア・サイクルのバー
ストに言及され、またサンプリングは明らかにカ
ラーテレビジヨン信号のビデオ情報期間の間で連
続するが、0゜、120゜及び240゜位置についての基準
は単にバーストの存在の間でのみ当てはまること
に留意されたい。サンプルがこれら位相位置で一
致するようにサンプリングを正確に制御すること
によつて、当該装置の引続く動作の間で種々の長
所が得られ、最も大きな長所は再生時当該装置が
FM記録装置のタイムベース・コレクタの場合の
如くサブキヤリアの位相変化を測定する必要のな
いことである。安定な基準サブキヤリア信号sc
（例えば放送局の局基準信号）がライン４４及び
クロツク発生器及びバースト記憶回路４２を介し
てＡ／Ｄ変換器３６中のバースト記憶器２２８に
与えられる。クロツク発生器及びバースト記憶回
路４２は２つのライン４６を介してＡ／Ｄ変換器
３６に相互接続されている。後述するように、回
路４２のバースト記憶部分はＡ／Ｄ変換器３６と
関連したバースト記憶部と相関し、クロツク信号
を必要に応じて位相シフトし、アナログ・カラー
テレビジヨン信号が常に同じ位相位置でサンプリ
ングされるようにする。これは、入来バーストを
サンプリングする位相が変化したと決定されるま
で（この時に、サンプリング・クロツク信号が与
えられるバースト記憶部がサンプリング・クロツ
ク信号を発生するための新たな「標準」を与える
ように更新あるいはリフレツシユされる。）、前に
記憶したバースト・サンプルから与えられるクロ
ツク信号によるサンプリングの結果として１つお
きの水平ライン毎に入力ビデオ信号から得られる
バーストのサンプルを評価することによつて達成
される。位相調節がなされた後には、Ａ／Ｄ変換
器３６のバースト記憶部は、入来アナログ・カラ
ーテレビジヨン信号の位相関係がサンプリングを
再位相決めする目的のためＡ／Ｄ変換器３６のバ
ースト記憶部に新たなバースト情報を記憶させる
必要のため充分に変化せしめられたということを
回路４２が検出するまで、リフレツシユされな
い。後に詳細に述べるように、回路４２のクロツ
ク発生器及びＡ／Ｄ変換器３６のバースト記憶部
は極めて高速で作動し、リフレツシユの決定がな
された後に単一のテレビジヨン走査線（ライン）
の時間よりも短い時間でサンプリングを完全に再
位相決めすることができる。「ワイルド・スイツ
チ（wild Swich）」が入力信号内で生じ、それに
よりそのスイツチの前に存在した信号に関して根
本的に異なつた位相関係を有するならば、サンプ
リングを再位相決めするための決定は数個の走査
線内でなされＡ／Ｄ変換器３６のバースト記憶部
は次のテレビジヨン走査線内で再位相決めされ
る。 Ａ／Ｄ変換器３６によつて取られるデジタル・
サンプルは８つのライン上で８ビツト並列デジタ
ル語の形でデジタル同期シーケンス・アダー４０
に与えられる。このアダー４０は記録及び再生動
作時に使用される必要な同期情報を与える目的の
ため水平ブランキング期間の一部にデジタル同期
情報または他の情報を挿入する。デジタル語はラ
イン３８を介してシーケンス・アダー４０に供給
されるが、例えば編集処理の際に使用される他の
装置によつてライン３９に供給されることもでき
る。水平同期パルスと通常使用されるテレビジヨ
ン信号方式における複合アナログ・カラーテレビ
ジヨン信号のサブキヤリアの位相との間には正確
な位相関係がないということを留意されたい。こ
の理由のため水平同期パルスが分離されかつ引続
いてその出力において再構成せしめられる。しか
しながら、水平同期パルスが除去せしめられる
際、走査線対走査線基準でビデオ情報を決定する
ある手段が必要となり、デジタル同期シーケン
ス・アダー回路４０は情報をデータ・ストリーム
に挿入することによつてこの動作を行なう。テレ
ビジヨン信号のビデオ・データ期間のデジタル・
サンプルにデジタル同期情報を加えて、被処理カ
ラー・テレビジヨン信号を形成する。これはライ
ン４８を介して回路５０及び５２に与えられる。
回路５０及び５２のそれぞれは２つの入力の一方
をその出力に与える２対１のスイツチとして知ら
れている。８対24ビツト変換器を有している。記
録時に、ライン４８の信号が出力に与えられ、再
生時には再生信号路１４６または１４８に生じる
信号が出力に与えられる。８対24ビツト変換器は
ランダム・アクセス・メモリ（RAM）を介して
処理を行なうため３つの継続した８ビツト語を１
つの24ビツト並列語に単に変換する。当該装置に
使用される特定のメモリが８ビツト速度で情報を
充分高速で処理できるなら変換器は不要である。
これに関し、３つの８ビツト語を１つの24ビツト
語に変換することによりデータが８ビツト・デー
タのクロツク速度の１／３でクロツキングされうる ようになるということに留意されたい。回路５０
及び５２からのデータはライン５４及び５６を介
して図示された一群のRAM回路に与えられる。
図は再生時これらメモリに伸びるスイツチからの
信号路をも示す。ただ一群のラインがこの相互接
続のために使用され、即ち記録時の信号路は再生
時の信号路と同じ導線を使用するということに留
意されたい。 回路５０からのライン５４はRAM６０
（RAM１）及びRAM６２（RAM３）に伸び、
ライン５６はRAM６４（RAM２）及びRAM３
６（RAM４）に伸びる。メモリ６０〜６６の動
作はそれらに関連したデータの書込み及び読み出
しに関して第４ａ，４ｂ，５ａ及び５ｂ図に示さ
れるタイミンング図を用いて詳記される。メモリ
６０及び６２の出力はライン７０を介して24対８
ビツト変換器７２に与えられ、メモリ６４及び６
６の出力はライン７４を介して24対８ビツト変換
器７６に与えられる。これはメモリが８ビツト語
の速度でデータを処理できれば、24対８ビツト変
換器７２，７６は不用である。変換器７２及び７
６の出力はそれぞれのライン７８及び８０を介し
て回路８２及び８４に与えられる。これら回路は
パリテイ情報ビツトを加え、並列８ビツト情報を
直列データに変換しかつ非DC、自己クロツキン
グ非零復帰フオーマツトとして特徴づけられうる
符号化フオーマツトにデータを符号化するパルス
符号変調方式を使用して符号化を行なう。回路８
２からの符号化されたデータはライン３６を介し
て増巾器８８及び９０に与えられる。これら増巾
器は後述する理由で１，３，５及び７で示された
変換ヘツド９６に伸びる出力ライン９２及び９４
に接続されている。パリテイ及び符号化回路８４
はライン９６に接続されこれは増巾器９８及び１
００と接続し、これら増巾器の出力ライン１０２
及び１０４は２，４，６及び８で示された変換ヘ
ツド１０６に伸びる。図面より明らかな通り、変
換ヘツド９６は１つの信号チヤンネルからの符号
化データを記録し、一方変換ヘツド１０６は第２
のチヤンネルからの符号化データを記録する。 第２図は１から８で表わしたヘツドが共通軸平
面において等間隔に隔てられてヘツド・ホイール
１０８に装着されていることを示す。これら変換
ヘツドに与えられる信号は、記録電流がそれらヘ
ツドに与えられかつヘツドが磁気テープと接触し
ている時に磁気テープに記録される。公知の４ヘ
ツド構成のものと異なり８つのヘツドを使用する
ことにより、２つのヘツドが２つの別々のトラツ
クに同時に記録されうる。従つて、４つのヘツド
よりなる１つのヘツド群は１つのチヤンネルから
のデータを記録し、一方他のヘツド群は他のチヤ
ンネルからのデータを記録する。このような構成
は米国特許第3497643号に記載されている。該特
許による８つのヘツドは本明細書で開示するとこ
ろのもの即ち別々の情報の２つのチヤンネルを同
時に記録するものとは異なり冗長記録の目的のた
めに使用される。 第１図において、再生時での動作が次に記載さ
れる。再生信号路は斜線によつて示されている。
変換ヘツド９６及び１０６は信号をそれぞれのヘ
ツドに関連した前置増巾器に与え、これらは再生
された信号を増巾して２対１スイツチ１１０及び
１１２に与える。これらスイツチは前置増巾器か
ら適切な信号を選択し、これらそれぞれの出力ラ
イン１１４及び１１６に与える。これらラインは
それぞれ等化及びドロツプアウト処理回路１１８
及び１２０に伸びる。回路１１８及び１２０の出
力１２４，１２６は一方の回路１１８及び１２０
の出力を入力ライン１３２及び１３４にスイツチ
するようになつているスイツチ１２８，１３０に
伸びる。ライン１３２，１３４は復号化、ドロツ
プアウト処理、クロツク獲得及び並直列変換回路
１３８，１４０に伸びる。２チヤンネルの情報が
再生されているため、各チヤンネルは継続したラ
インのテレビジヨン信号情報を同時に処理し、再
生時での２つの情報チヤンネルの反転は隣接した
水平ライン対の垂直位置を反転することになり、
従つてビデオ映像を悪化させる。この理由のた
め、スイツチ１２８及び１３０は一方の等化器１
１８または１２０の出力を一方の復号化即ちデコ
ーダ回路１３８または１４０に与えられることが
できる。スイツチ１２８及び１３０の位置はライ
ン１４２を介して再生メモリ制御論理回路（第１
０図）から与えられる制御信号によつて制御さ
れ、この信号は回路５２に含まれる復号化回路に
よつて検出されるライン識別信号によつて決定さ
れる。 それぞれの回路１３８及び１４０がデータを復
号化（デコード）し、データにエラーがあるかど
うかを決定するためのパリテイ・チエツクを行な
い、再生時に使用するためデータそれ自体からク
ロツクを獲得（再生検出）しそして直列データを
並列データに変換（即ち直列データを８ビツト並
列デジタル語に戻す）した後に、データは図示さ
れるようにメモリ６０〜６６に与えられるべく回
路５０及び５２にライン１４６及び１４８を介し
て与えられる。メモリ６０及び６２から読出され
たライン１５０のデータは２対１スイツチ１５２
に与えられ、メモリ６４及び６６からのデータも
ライン１５４を介してスイツチ１５２に与えられ
る。スイツチ１５２は一方のライン１５０及び１
５４からのデータを選択し、それをドロツプアウ
ト補償器１６０に与える。この回路１６０は再生
時にデータに検出されたエラー、欠陥等を補償す
るための情報をデータ・ストリーム（データ流）
に挿入する。ドロツプアウト補償器１６０が２つ
の遅延線よりなる場合に、水平ビデオラインに沿
つた同一の相対位置に生じるが２ライン前即ちビ
デオ・ラスタの４水平ライン位置前に生じるデー
タ語（データ・ストリームで失なつた情報を相対
的に表わしている。）が挿入される。この点に関
して、NTSC525ラインのテレビジヨン方式の画
は各ラインのビデオデータ位置に約570の８ビツ
ト・サンプルを有し、第２の前のラインは同じサ
ブキヤリア位相のものでほとんどの場合再生され
ている実際のビデオ情報と内容において比較的に
近い情報を有しているために、欠陥情報に対して
データ・ストリームにそのようなデジタル語を挿
入してもほとんどの場合ビデオ情報に顕著な障害
を与えない。しかしながら、より正確な補償のた
め、ドロツプアウト補償器１６０は262ライン遅
延装置（NSSC方式にあつて）からなり、前のフ
イールドで生じたデータを挿入する。挿入データ
が欠陥データから525ライン・テレビジヨン・ラ
スタで１ライン位置離れているにすぎないため、
この処理は欠陥データにより正確な補償を与える
ことになり挿入された情報が欠陥データの1/60秒
前に生じた場合でもほとんど同一の画が表示され
る。 本装置の動作の間に、２対１スイツチ１５２か
らのデータにエラーも欠陥等も検出されなかつた
ら、ライン１５６を介してスイツチ１６２に与え
られる。このスイツチは下側位置の可動接点１６
４を有し、データはこれを通つてデジタル対アナ
ログ（Ｄ／Ａ）変換器１７０にライン１６６を介
して与えられる。データに欠陥があると決定され
た場合に、スイツチ１６２の可動接点は上側位置
に設定され、ライン１６８を介してドロツプアウ
ト補償器からデータを受ける。これら可動接点位
置を切換えることによつて、現在の実際のデータ
または補償器１６０からの置換データがＤ／Ａ変
換器１７０に与えられる。 スイツチ１６２及び補償器１６０の動作を制御
するために、制御ライン１７４が設けられてい
る。ライン１７４の信号は、データがRFドロツ
プアウトあるいはパリテイ・エラーの検出により
それぞれ欠落したかあるいはエラーを呈している
時に、スイツチ１６２を上位置にする。ライン１
７４は補償器１６０にも伸び、その動作のある部
分、特にデータの記憶即ち書込みを制御する。補
償器から良好なデータを置換することのみが所望
されるため、欠陥データの補償器１６０への記憶
のため欠陥データが後の時間にスイツチ１６２に
よつて与えられてしまうという点に留意された
い。この理由のため、スイツチ１６２を作動する
ライン１７４の信号は補償器１６０における欠落
またはエラー・データの書込みを禁止するように
も働く。 この２ライン遅延ドロツプアウト補償器は本出
願人の製造に係るデジタル・タイムベース・コレ
クタTBC−800に含まれる２ライン遅延回路と同
構成であるため本明細書では、詳細に言及しな
い。262ライン遅延ドロツプアウト補償器１６０
はNTSC方式のものであり、PALまたはSECAM
方式に対して全フイールドの情報を記憶する補償
器は312ライン遅延装置と180゜クロマ位相反転器
とを必要とするということを留意されたい。 データ・ストリームがドロツプアウト補償を受
けた後に、それはスイツチ１６２及びライン１６
６を介してＤ／Ａ変換器１７０に与えられる。こ
れは上記TBC−800コレクタに使用されている周
知の回路を使用して８ビツト・デジタル語をアナ
ログ信号に変換する。ライン１６６のデジタル・
データはまた24対８ビツト変換器１７３にも与え
られ、例えば編集目的のための他の装置とインタ
ーフエイスされうる８ビツト語の情報をライン１
７５に与える。 データがアナログ信号に変換された後に、それ
はライン１８４を介して出力処理回路１８６に与
えられる。この回路１８６はアナログ信号に適切
なDCレベルを与え、フイルタ処理を行ない、振
巾等化を行ない、黒クリツピングを与えかつ水平
同期、サブキヤリア・カラーバースト、垂直同期
及び等化パルスを信号に与えて完全な複合アナロ
グ・カラーテレビジヨン信号がライン１８８の出
力に生じるようにする。このような処理回路も
TBC−800で使用されているように周知である。 放送局の基準ビデオはライン１９０を介して同
期発生器１９２に与えられる。これは基準クロツ
ク信号をライン１９４を介してクロツク発生器及
びスイツチング回路１９６に与える。この回路は
第１図に示される種々の回路に種々のクロツクを
ライン１９８を介して与える。論理及びサーボ・
フイードバツク回路２００はテープ及びヘツド・
ホイールを駆動するためのサーボ制御回路に接続
され、後述のようにテープ駆動キヤプスタン及び
回転ヘツド・ホイールと関連した例えばタコメー
タからテープ・トランスポート・サーボ信号を受
ける。更に、編集並びにマスタ記録及び再生モー
ド制御信号が回路２００に与えられ、この回路は
本装置の動作を制御するためのクロツク発生器及
びスイツチング回路１９６に制御信号を与える。 記録動作時に入力３０に与えられる複合カラー
テレビジヨン信号と再生動作時にライン１８８の
出力に与えられるカラーテレビジヨン信号は実時
間データであるように意図されている。即ち、こ
の信号は連続しておりかつ局基準信号と同期して
おり、水平及び垂直同期パルス、サブキヤリア周
波数等についての基本タイミングを有している。
しかしながら、磁気テープに記録されるデジタル
信号の処理は記録信号に対するテープの欠陥の影
響を少なくするためにデータを時間拡大するよう
になされる。換言すれば、信号は実時間クロツク
速度よりも遅いクロツク速度でテープに記録され
るが情報が失なわれないように単一のチヤンネル
ではなく２つのチヤンネルに記録される。 第１図に関連して記録及び再生は４つの段階で
行なわれるものとして記載される。即ち処理され
たデジタル・カラーテレビジヨン信号は、(1)実時
間クロツク速度でメモリRAM１〜RAM４に書
込まれ、(2)より遅い速度で２つの別々のチヤンネ
ルでそれらメモリから読出されて記録され、(3)２
つのチヤンネルでテープから再生されてより遅い
速度でメモリに書込まれ、(4)実時間速度でメモリ
から読出され単一のチヤンネルに組合わせられ実
時間速度でカラーテレビジヨン信号を再生するよ
うにされる。このことにより、ランダム・アクセ
ス・メモリまたは他のメモリ装置が記録及び再生
の両動作にあつて使用され、記録時にデータは高
速で書込まれ低速で読出され、再生時には低速で
書込まれ高速で読出されることに留意されたい。 記録動作に関連して、ライン４８の入力データ
が回路５０及び５２を介して４つのメモリRAM
１〜RAM４のそれぞれに与えられることに留意
し、第１図と共に第４ａ図を参照されたい。デー
タはメモリにテレビジヨンのライン対ライン基準
で選択的に書込まれかつ読出され、各メモリは１
つのテレビジヨン・ラインのためのデータを記憶
することができる。従つて、ライン４８のテレビ
ジヨン信号はライン対ライン基準でメモリに選択
的に書込まれる４ラインのデータの継続した群か
らなるものと考えることができる。データのライ
ンの書込みの順序に関連し、第４ａ図に示すよう
に最初のラインがRAM１に書込まれ、次いでラ
イン２がRAM２に書込まれ、その後ライン３が
RAM３に書込まれ、最後にライン４のデータが
RAM４に書込まれる。RAM１及び３とRAM２
及び４はそれぞれ作動的に接続され、データは実
時間速度でこれらRAMに書込まれる。同様第４
ａ図に示すように、ライン１及び２のデータは低
速で、即ち時間拡大した速度で読出され、RAM
１及び２からの情報の読出しはRAM３及び４へ
のライン３及び４の書込みの間に生じる。同様
に、ライン３及び４のRAM３及び４からの読出
しはRAM１及び２にライン１及び２が書込まれ
ている間に生じる。従つて、これらメモリへの記
録動作時の書込みは実時間速度で生じ、メモリか
らのデータの読出しはより遅い速度即ち時間拡大
した速度で生じ、RAMは同時に読出し及び書込
み動作を行なうことはない。更にまた、ライン１
及び２のデータは別々のチヤンネルに与えられ、
RAM３及び４からのライン３及び４の同時の読
出しは別々のチヤンネルで生じる。データのこれ
らメモリへの書込みはビデオ信号それ自体から与
えられるクロツク速度でなされ、低速でメモリか
らデータを読出すために使用されるクロツクは信
号処理動作を制御するために使用されるタイミン
グ信号であり、エンコーダ（符号化器）８２内の
回路によつて発生される。第４ａ図に関連し、書
込みクロツクは3.58MHzの入力クロツクであり、
読出しクロツクは1.6MHzのエンコーダ・クロツ
クである。 再生時に、メモリの読出し及び書込み動作の相
対タイミングは第１図のブロツク図に関連し第５
ａ図を参照することにより理解できる。ライン１
及び２のデータは時間間拡大した低速度でRAM
１及び２に同時に書込まれ、ライン３及び４の
RAM３及び４への同時の書込みも同じ低速度で
なされる。RAM３及び４への書込みがなされて
いる間に、ライン１及び２のデータはそれぞれ
RAM１及び２から実時間速度で逐次的に読出さ
れ、またライン３及び４のデータはライン１及び
２のデータをRAM１及び２に同時に書込んでい
る間に実時間速度で逐次的にRAM３及び４から
読される。従つて、これらRAMからの出力は、
データがメモリに時間拡大した低速度で書込まれ
ても実時間速度でデータのラインの正しいシーケ
ンスを与え、これらメモリは同時に読出し及び書
込みを行なわない。メモリへのデータの書込みを
制御するクロツクはデコーダ回路により発生され
る1.6MHzのクロツクであり、データそれ自体よ
り得られる。メモリからデータを読出すためのク
ロツクは3.58MHzの局基準信号と同期され、これ
は勿論実時間である基準クロツク信号である。 次に、磁気テープに記録されかつ再生される実
際のデータについて第６図を参照して述べる。 第６図は記録すべきテレビジヨン画像の各水平
ラインに対するテレビジヨン信号データのNTSC
方式に関連して示す。第６，１図には、カラー・
サブキヤリア（SC）の227.5サイクル分が示さ
れ、左側に示される始めの部分は水平(H)ブランキ
ング期間であり、次いでビデオ期間（サブキヤリ
アの約190サイクル分）がある。周知のように、
複合アナログ・カラーテレビジヨン信号は各テレ
ビジヨン・ラインの最初に水平同期パルスを、次
いでビデオ情報の前でサブキヤリア周波数信号の
約８〜〜11サイクル分のバーストを有している。
第６，１図において水平同期及びバースト・サイ
クル部は水平ブランキング期間内で点線で示さ
れ、サブキヤリアの37サイクル分に等しい期間を
有するように示される。 上述したように、水平同期信号及びサブキヤリ
アのバーストはデジタル同期アダー回路４０によ
つて複合カラーテレビジヨン信号から除去され
る。本実施例装置はこの時間期間内にデジタル同
期情報を挿入するようになついる。必要な情報は
完全な水平ブランキング期間よりもかなり短い時
間水平ブランキング期間内で書込まれ、データの
書込みは水平ブランキング期間の最後の12サイク
ル分のサブキヤリア期間に置かれるようにサブキ
ヤリアの約25サイクル分に等しい期間の間各水平
ライン期間の開始に際し遅延される。この遅延は
図ではサブキヤリアの25サイクル分に等しいもの
として示されている。しかしながら、メモリへの
データの書込みを制御する信号は実際は25.5サイ
クル分遅延されたものであり書込み信号は12サイ
クル分の同期シーケンスを書込むように同期さ
れ、その後ラインについて190サイクル分の有効
ビデオ情報が続き、全202サイクル分はメモリに
常に書込まれるテレビジヨン信号ライン期間を形
成する。残りの25.8サイクル分は無視される。デ
ジタル同期シーケンスはサブキヤリアの１２サイ
クル分より多少大きくあるいは小さく決定されて
もよく、更に各々テレビジヨン・ラインの有効ビ
デオ期間のサブキヤリア・サイクル数は190より
も多少大きくともよい。しかしながら、有効ビデ
オ期間、同期シーケンス及び遅延部の全体は各水
平テレビジヨン・ラインに対して227.5サイクル
分に等しくなければならない。テレビジヨン・ラ
インに挿入される同期情報は水平同期及びカラ
ー・バーストによつて与えられたものよりも相当
に多くの情報を与える。従つて、第６，１図に示
されるように、メモリへのデータの書込みはサブ
キヤリアの約25サイクル分に対応する各水平ライ
ンの始めの期間遅延され、水平ブランキング期間
の残りの12サイクル分のサブキヤリア期間の間デ
ジタル同期シーケンスがデータ・ストリームに加
えられ、これはデジタル同期シーケンス・アダー
回路４０によつて達成される。このデジタル同期
シーケンスはテレビジヨン・ラインのビデオ情報
期間と共に処理したテレビジヨン・ライン情報と
してメモリに書込まれ、その場合ビデオ情報期間
はサブキヤリアの190サイクル分に等しい時間期
間の間伸びる。 入力アナログ・テレビジヨン信号はサブキヤリ
ア周波数の好ましくは３倍の速度でサンプリング
されるため、各テレビジヨン・ラインのビデオ期
間部分に対して570の８ビツト・デジタル・サン
プルが存在する。このデータは加えられた同期デ
ータ・シーケンスと共にメモリRAM１〜RAM
４の１つに書込まれるためライン４８に存在す
る。 処理したテレビジヨン信号情報をメモリに書込
む際のサブキヤリアの25サイクル分の遅延はデー
タがメモリに書込まれない時間期間をライン期間
時に与え、これは、この時間期間がヘツド・スイ
ツチング及び時間軸補正をなすために以後に使用
されることができるということを意味する。換言
すれば、記録時に情報の書込みが開始されれる前
に遅延が生じるため、処理されたテレビジヨン信
号データがメモリに再度書込まれる再生時にも、
テレビジヨン信号のライン対ライン・シーケンス
を再構成するためにメモリからデータを読す前に
同一の遅延が必要となる。 水平ブランキング期間の後の部分に挿入される
デジタル同期情報はクロツク情報、フレーム及び
フイールド識別情報、ラインが奇数または偶数で
あるかを識別する情報を含んでいる。 変換ヘツドを支持するヘツド・ホイール１０８
（第２回）の回転及びトランスポート（テープ走
行系）を制御するサーボ系は一般的に周知で、第
２８図のクロツク図に関連して以下に記載され
る。記録時に、ヘツド・ホイール及びトランスポ
ートのサーボ系の水平ラインに関連した信号を使
用し、これは本装置において、入力処理回路３２
によつて入力テレビジヨン信号から誘導された
Ｈ／64信号であり、この信号はヘツド・ホイール
１０８の回転を制御するために使用され、それに
よつてヘツド・ホイールの回転及びキヤプスタン
またはテープトランスポートが共にロツクされ
る。再生時に、水平ライン同期情報を与えるべく
使用される。NTSCカラーテレビジヨン・フオー
マツトのために設計された装置において、シーケ
ンス・アダー回路４０によつて加えられる情報は
４フイールド・シーケンスにおいて各ライン期間
に対する実際のライン期間番号を含み、これらラ
イン期間は１から1050番まで番号がつけられる。 NTSCカラーテレビジヨン信号の４フールド・
シーケンスの各４番号のフイールドに続く垂直期
間の間、回路４０はライン期間1050番の有効ビデ
オ部分に一連の特異なデジタル語を挿入する。こ
の語の列は適切なカラー・フレミングをなすため
に垂直同期を分離すべくサーボ系によつて使用さ
れる。 第６，２図は垂直ブランキング期間を示す。サ
ブキヤリアの25サイクル分の書込み遅延が左側に
示され、続いてデジタル同期シーケンスが加えら
れる12サイクル分の期間が示される。９サイクル
分のクロツク・シーケンスが有り、次いで識別第
１即ち「DI1」クロツク・サイクルが有り、その
後フレーム識別「Ｆ」サイクルが有り、最後に識
別孫２即ち「ID2」サイクルが有る。ID1及びID2
情報は装置の作動にあつて種々の利点を与える。
これら利点はFM記録装置において固有な「サイ
クル・ホツプ」が免がれるようにする長所を含ん
でいる。この長所はサブキヤリアの位相に対する
水平ラインの同期が記録の前に決定されていると
いうことに基づき、これは９サイクルのクロツ
ク・シーケンスとID1及びID2情報に含まれてい
る。クロツク・シーケンスの９サイクルのそれぞ
れは第６，３図の左方に拡大して示され、特に２
進符号化された数0.0及び５からなる。クロツ
ク・サイクルの２進表示はまた第６，４図の左側
の部分にも示され、０を表わす低レベルの８ビツ
ト列２つと、10進数５に対する２進数である高レ
ベルの20⁰ビツト及び2²ビツトと低レベルの2¹ビ
ツトとを有する数５とからなる。パリテイ・ビツ
トもデータに加えられており、これはシーケンス
が直列化される時にシーケンスが24個の継続した
０として現われるようにする（その後シーケンス
「101」が続く）。これは後述のように語同期を識
別するために再生時の復号化の際に使用される。
ID1と記号づけられたサイクルは、特定の数の３
つのサンプル、例えばビデオ・ラインが奇数のラ
インの場合２のためのデジタル表示及び偶数のラ
インの場合20のためのデジタル表示を含んでい
る。同様に、サイクルID2は例えば奇数ラインに
対しては10のためのデジタル表示を偶数ラインに
対しては40のためのデジタル表示を含む。従つ
て、４つの別々の数がID1及びID2に含まれ、ラ
インが奇数あるいは偶数かを識別する数が与えら
れる。 ID1及びID2間に与えられた11番目のサイクル
にフレーミング情報を与えることができ、ライン
が位置するフイールド及びフレームを識別する情
報を装置が即座に有することができるようにす
る。NTSC方式は４フイールド・シーケンスを含
み、フレーミング・セルに含まれる情報はそれが
全４フイールド・シーケンスの第１または第２の
いずれかのフレームの第１または第２のフイール
ドから識別することができる。更にまた４フイー
ルド・シーケンスは1050個のテレビジヨン・ライ
ンの情報を含むことが必要であるため４フイール
ドのラインのうちの特定のラインを与えることが
でき、例えば第２のフレームの第１のフイールド
の第１のラインを識別することを指示する番号
526を与えることができる。ライン番号及び他の
情報は第６，３図の右部分に示され、これは３つ
の語Ａ，Ｂ及びＣよりなつている。数1050は11の
２進ビツトを必要とし、カラー・フレーム・シー
ケンスにおいて全2500個のラインを有するPAL
方式にあつては12ビツトが必要である。これらビ
ツトは、最初の６個の最大有意ビツトが語Ａに含
まれ、６個の最小有意ビツトが語Ｂに含まれるよ
うに分離されている。語ＣはNTSC、PAL、
SECAM方式のような情報、カラーかモノクロー
ムかのような情報等を識別する３ビツトの情報を
含むことができる。３つの他のビツトが全シーケ
ンスのフイールド数を識別するために使用される
ことができる。実際のライン数も同様フイールド
数を与えるので簡易機またはポータブル機では実
際のライン数よりもフイールド数のみを使用して
もよい。各語Ａ，Ｂ及びＣの最後のビツトは高レ
ベルであるため、継続した零カウンタは後述する
ように不正確な語同期を検出することができな
い。この情報を与えることによつて、正確なカラ
ー・フレーミング及びライン識別がライン対ライ
ン基準で可能になる。この情報は編集動作時に好
適に使用されうる。従つて、カラー・サブキヤリ
アの12サイクル分の時間期間に、アナログ・カラ
ーテレビジヨン信号の全水平期間に存在するもの
よりもかなり多くの情報が記録されるテレビジヨ
ン信号に与えられる。 上述したように、メモリ内のデータはデータが
メモリに書込まれる速度よりも遅い速度でライン
７０及び７４からなる２つのチヤンネルに記録の
ために読出される。Ａ／Ｄ変換器３６のサンプリ
ング速度はサブキヤリアの周波数の倍数、好まし
くは3SC（約10.7MHz）であるため、ライン４８
のデータは10.7MHzの速度となつている。しかし
ながら、８ビツト並列データから24ビツト並列デ
ータに変換されるため、記録時にデータがメモリ
に書込まれる有効速度は約3.58MHzのサブキヤリ
ア周波数である。データがメモリからライン７０
及び７４に読出される、より低い速度は約1.6M
Hzである。しかしながら、これがなされる正確な
周波数は第６，１図に関連して以下に記載され
る。第６，１図は水平ラインの有効ビデオ部分と
12サブキヤリア・サイクル分の同期シーケンス情
報を示すこと上述した通りである。デジタル同期
シーケンスの12サブキヤリア・サイクル分及び後
続するビデオ・データ期間に関連するデータは
1.6MHzクロツクの202サイクル分を使用して24ビ
ツト並列データとしてメモリから読出され、それ
によつてテレビジヨン情報の単一ラインがメモリ
から読出され、２つの水平ライン期間に対応する
時間に記録される。各チヤンネルのデータが記録
されねばならない周波数は次の通りである。 Ｆ＝水平周波数／２×202サイクル／ライン×３ サンプル／サイクル×９ビツト／サンプル Ｆ＝7.86713185KHz×202×３×９ ＝42.90733711MHz サンプル当りの９ビツトはパリテイ・ビツトを８
ビツト・データ語に附加したものとなる。直列化
及び符号化回路８２及び８４によつて直列化され
る前に９ビツト・データ語が並列となつているた
め、このデータの周波数は42.90733711MHzを９
で割つた4.767481901MHzとなる。しかしながら、
再生時にメモリから読されるデータは９ビツトで
はなく、27ビツト並列データ（メモリから読出さ
れる24ビツト語に３パリテイ・ビツトを附加した
もの）に対応する速度のもので、従つてデータが
メモリから読出される周波数は4.767481901MHz
を３で割つた1.589160637MHzとなり、これは以
後1.6MHzと少略して言及する。これら周波数の
上述した計算はPALまたはSECAM方式ではなく
NTSC方式に対してのもので、前者方式にあつて
も同様に計算できることがここでは詳細に述べな
い。もしデータが1.6MHzのクロツクを使用して
記録のために読出されるならば同じクロツク周波
数がデータをメモリに書込むために再生時に使用
され、3.58MHzのサブキヤリア周波数がデータを
読出してスイツチ１５２に与えるために同様使用
される。 次に第４ｂ及び５ｂ図を使用してランダム・ア
クセス・メモリの動作の詳細を述べる。最初に記
録動作に関連して第４ｂ，３図を参照する。この
図には４つの一連の継続したテレビジヨン・ライ
ンが示され、それぞれにおいて水平ブランキング
期間は低レベルで、また有効ビデオ情報期間は高
レベルで示されている。第４ｂ，１図及び４ｂ，
２図はそれぞれ水平同期速度を４及び２で割つた
Ｈ／４及びＨ／２を示す。第６図の記録に関連し
て上述したように、水平ブランキング期間の最初
の部分はメモリへのデジタル情報の書込みを遅延
することによつて放棄され、この遅延はサブキヤ
リアの約25サイクル分に等しい。第４ｂ，４図は
データのメモリへの書込みを制御するカウンタを
リセツトするための目的で生じるリセツト・パル
スを示す。第４ｂ，５，４ｂ，１０，４ｂ，７及
び４ｂ，１２図はそれぞれ第４ａ図に関連して上
述した時間シーケンスにおいてデータをRAM１
〜４に書込むためのタイミングを示す。従つて、
それぞれのメモリへの書込み可能化制御信号は低
レベルの時に書込みを行なわせ、高レベルの時に
読出しを行なわせる。同様に、メモリ選択ライン
は４つのメモリRAM１〜４の出力が出力ライン
に与えられることがでかきるかどうかを制御し、
メモリを対に接続可能とする。メモリからのデー
タはその対応するメモリ選択ラインが高レベルの
時に出力ラインにゲートされる。第４ｂ，６，４
ｂ，１１，４ｂ，８及び４ｂ，１３図はそれぞれ
メモリRAM１−RAM４に対するメモリ選択ラ
インのためのタイミングを示す。 メモリからデータを読出すに当り、第４ｂ，９
図は各２つのラインに対して生じるリセツト９パ
ルスを示し、左側のリセツト・パルスはRAM３
及びRAM４をリセツトし、また引続いて生じる
リセツト・パルスはRAM１及びRAM２をリセ
ツトして、各ラインに対するデータが1.6MHzの
クロツク速度で読出されうるようにする。RAM
１及びRAM２は上述したように、２つの別々の
チヤンネルに同時に読出され、かつ、RAM３及
びRAM４についても同様である。メモリを読出
すためにリセツト・パルスは、全てのデータが書
込み動作時にはそれぞれのメモリに書込まれるよ
うにする目的で、放棄された水平ブランキング期
間の間で生じるように遅延せしめられる。第４
ｂ，６，４ｂ，８，４ｂ，１１及び４ｂ，１３図
で示された点線は、データを記録、再生せずにメ
モリを通して入力３０から出力１８８に与える場
合のテスト・モードとしてのEEモードの当該装
置の動作時のタイミング・シーケンスを示す。入
力テレビジヨン信号は実時間3.58MHzのクロツク
を使用してメモリを介して直接出力に与えられ、
メモリからデータを読出すために必要な時間はデ
ータを書込むために必要な時間に対応する。 再生動作時のRAM１〜４の動作について第５
ａ図は概略的に示すものであつたが、より詳細な
動作は第５ｂ図のタイミング図より明らかにな
る。第５ｂ，３図には４つの継続したビデオ・ラ
インが、第５ｂ，１図にはＨ／４の信号が、第５
ｂ，２図にはタコメータ・リセツト・パルスが示
される。このリセツト・パルスは８つのヘツドを
支持するヘツド・ホイール１０８の各回転に対し
て生じる。各変換ヘツドはビデオテープの通過時
にテレビジヨン信号情報の全８つのラインを書込
み、第２図に示されるようにヘツドはヘツド・ホ
イールに８つあるため、タコメータ・パルスは64
ライン毎に生じる。第５ｂ，３図と第５ｂ，４図
を比較することによつて明らかなように、読出し
リセツト・パルスは水平期間の後の部分に生じ
る。読出しリセツト・パルスは記録動作時にメモ
リから情報を書込む際に生じる遅延と対応するよ
うに時間決めされ、このリセツト・パルスは
ID1，ID2及び水平期間の後の部分及びそれに続
くビデオ・データ期間の間に加えられたデジタル
周期シーケンスに存在するフレーミング情報のみ
を読出すように生じる。第１図のブロツク図に関
連して上述したように、RAM１及び３からの出
力はライン１５０に生じ、RAM２及び４の出力
はライン１５４に生じる。両ラインは２対１スイ
ツチ１５２に接続され、このスイツチは必要に応
じてドロツプアウト補償器１６０またはスイツチ
１６２のいずれかに接続されるライン１５６に２
つのラインからのデータを切換える。２対１スイ
イツチ１５２のための信号はクロツク発生器兼ス
イツチヤ回路１９６から与えられこのスイツチ１
５２の制御のためのタイミング図は第５ｂ，５図
に示されている。これは読出しリセツト・パルス
の開始時に切換わり、一方のライン１５０または
１５４からのテレビジヨン信号の全ラインを受け
両ラインの信号を交互に切換える。第５ｂ，８
図，５ｂ，９図，５ｂ，１４及び５ｂ，１５図は
データをメモリに書込むためのメモリをリセツト
するようにメモリ制御回路２００によつて使用さ
れるパルスを示す。第５ｂ，１４，５ｂ，１５図
にそれらの中間位置で示されるように第１のリセ
ツト・パルスは1.6MHzのクロツクの９サイクル
分の後に生じ、第２のパルスは11サイクル分の後
に生じる。これらパルスは論理及びサーボ・フイ
ードバツク回路２００に含まれている再生メモリ
制御論理及びタイミング回路並びにクロツク発生
器兼スイツチヤ回路１９６によつて使用され、第
６，２図に関連して上述したように、記録動作時
にテレビジヨン信号に挿入されるデジタル同期情
報に含まれた９サイクル分のクロツク・シーケン
スをメモリが書込まないようにする。この９サイ
クルのクロツク・シ百ケンスは「101」語同期の
検出と再生動作時にデータからの正確に位相決め
したクロツクの再生とを可能にするようにデジタ
ル同期シーケンスに加えられ、この動作はメモリ
６０〜６６の入力の前に設けられたデコーダ回路
１３８，１４０においてなされる。それはメモリ
の前で生じるため、再生動作の間にメモリにクロ
ツク・シーケンスを書込むことは不用となる。し
かしながら、メモリ制御書込みパルスのタイミン
グは予定のメモリ・アドレス位置でメモリに
ID1、フレーミング情報及びID2を書込ませる。
次いで、局基準に対して時間決めされた読出しリ
セツト・パルスを使用して、メモリが予定のアド
レス位置から読出され、得られたデータは正確に
時間決めされるようにする。 第５ｂ，６，５ｂ，１２，５ｂ，１０及び５
ｂ，１６図はそれぞれRAM１〜４を選択するた
めのタイミング図、第５ｂ，７，５ｂ，１３，５
ｂ，１１及び５ｂ，１７図はそれぞれメモリ
RAM１〜４に関して読出し及び書込み動作をな
すことを可能にする書込み可能化信号を示す。第
５ｂ図に示される読出し及び書込み動作の期間は
第４ｂ図に関連して上述した対応する図と類似し
てはいるが時間反転したものとなつており、再生
時データの書込みは1.6MHzの低速で生じ読出し
は高速実時間3.58MHzの速度で生じ、これに対し
て記録時は逆で書込みは3.58MHz、読出しは
1.6MHzである。 再度第１図を参照する。Ａ／Ｄ変換器３６によ
るアナログ・カラーテレビジヨン信号のサンプリ
ングはサブキヤリア・サイクル当り３つのサンプ
ルの速度でなされ、これはNTSC方式に対しては
約10.7MHzの速度であり、ライン４６で受けたク
ロツク信号によつて制御される。第２２図は単一
サイクルのサブキヤリアを示す。テレビジヨン信
号はカラー・バースト時間の０位相交差点、120゜
位相点並び240゜位相点に関連した位相位置でサン
プリングされる。サンプリングのタイミングは記
録されるべき信号に含まれたカラー・バーストの
位相に関して正確に規定された位置からテレビジ
ヨン信号についてのサンプルを得るように制御さ
れる。そうすることにより、引続いた記録及び再
生が行なわれ、サブキヤリアの位相シフトはカラ
ーテレビジヨン信号情報の高信頼再生のための装
置の動作を複雑化しない。これに関して、上述し
たように、カラー・サブキヤリアの位相はNTSC
複合ビデオ信号の水平同期パルスに関して同期せ
しめられない。クロツク発生器及びバースト記憶
回路４２はＡ／Ｄ変換器３６と相互作用を行ない
サンプルがカラー・バーストに関し０位相交差
点、120゜の位相の点で正確にとられるようにサブ
キヤリアに対して同期した正確なサンプリングを
与える。テレビジヨン信号のサンプリングの時間
を制御するクロツク信号はサンプリングが常に上
述した点で生じるように位相調節される。後述す
るように、入力ライン３０が１つのカラーテレビ
ジヨン信号源から全く異なつたサブキヤリア位相
の信号を与える非同期信号源に切換えられるよう
な「ワイルド・スイツチ」が生じるような場合
に、回路４２はサンプルが0゜、120゜及び240゜の位
相点を正確にとるように極めて急速に再位相決め
することができるようになつている。 カラー・バーストに対してサンプリングの所望
のタイミングを維持するためにサンプリング・ク
ロツクの位相調節を与える回路が第１１図に示さ
れている。この図はＡ／Ｄ変換器３６に関連して
クロツク発生器兼バースト記憶回路４２の動作を
示す。Ａ／Ｄ変換器３６の図示していない回路部
がテレビジヨン信号情報をサンプリングしかつ得
られたサンプルが８ビツト・デジタル語に符号化
された後に、デジタル・サンプルはライン２２０
に与えられる。これはバースト・データ・ゲート
２２２に接続され、このゲートはカラー・バース
ト・サイクル分のサンプルがライン２２６にゲー
トされて第１または第２のバースト記憶器２２８
または２３０に与えられるようにゲート制御信号
ライン２２４によつて制御される。第１のバース
ト記憶器２２８はバーストの５サイクル分を表わ
すサンプルを受けこれを記憶するようになつてお
りカラー・バーストに位相同期され従つて記録の
ために処理されるべき入力信号に対しても位相同
期される3.58MHzのクロツクを発生するため上記
データを使用する。このバースト・データは局基
準信号等からライン４４を介して与えられる基準
クロツク信号を使用して第１のバースト記憶器２
２８内でクロツク同期せしめられる。このクロツ
クのためのただ１つの要件は、それが位相安定ク
ロツク信号であり、入力テレビジヨン信号のサブ
キヤリアに関して周波数的に安定でなければなり
ないことである。記憶器２２８の出力はライン２
３４に生じ、この出力は位相シフト回路２３６に
与えられる。この回路２３６は発生されるクロツ
ク信号（実施例の装置では3.58MHz及び10.7MHz
の速度である。）の位相シフトを制御する。これ
らクロツク信号はそれぞれライン２３８及び２３
９に生じ、入力信号のサンプリングに、また記録
時にRAM１〜４のデータのクロツク同期のため
に使用される。 第２のバースト記憶器２３０もライン２３８の
バースト・サイクルのサンプルは入来カラー・バ
ーストを基準クロツクによつて決定される時点で
サンプリングすることによつてＡ／Ｄ変換器３６
から与えられる。第１のバースト記憶器のクリア
以外の時点では、Ａ／Ｄ変換器３６はライン２３
９の10.7MHz誘導クロツク信号によつてクロツク
同期せしめられる。エラー補正器２４２の出力は
位相シフト回路２３６にライン２３４のクロツク
信号を再位相決めするための信号を与え、ライン
２３８及び２３９の誘導記録クロツク信号が正確
に位相決めされ、それによりサンプリング位相点
の低速即ち小さなドリフトを補正する。 第１１図に示される回路は、情報信号の時間軸
同期成分として働くカラー・バースト・サイクル
を有するカラーテレビジヨン情報信号と共に使用
するために特に有効である。しかしながら、第１
１図の回路は、時間軸同期成分の周期的に生起す
る期間を有する限り他の形式の情報信号をサンプ
リングするための位相誘導クロツクを使用して数
サイクル分のバースト信号を表わすサンプルを受
けこれを記憶するようになつており、バースト・
サンプルの発生及び記憶の機能をなす。記憶器２
３０からのの信号はライン２４０を介して零交差
検出器兼エラー補正器２４２に与えられる。これ
はバーストのサンプルを調べ、これは０位相サン
プルがバーストの零交差点に実際に生じているか
どうか及びバースト・サイクル時に取られた他の
サンプルが同様正しく取られているかどうかを測
定する。サンプリング点の位置にエラーがあれ
ば、その信号はライン２４４に生じて位相シフト
回路２３６と限界検出器２４６とに与えられる。
検出器２４６は所望のサンプリング点に対し実際
のサンプリング点に存在するエラーの量を測定
し、もしこのエラーが予定の限界を越えると、ラ
イン２４８に指令を出し、第１のバースト記憶器
２２８をクリアし、ライン２２６での入来バース
トの新たなサンプルの組を記憶させるようにす
る。新たな組の可調クロツク信号を与えるために
使用可能である。この位相調節回路が位相の低速
の小ドリフトを特に問題としない装置に使用され
たならば、位相シフト回路２３６によつて位相シ
フトを行なう動作は不要で、その場合第１のバー
スト記憶器のクリアのみが、位相エラーが予定限
界を越える際に必要となる。他方、高速即ち大き
な位相変化をめつたに受けない装置にこの位相調
節回路を使う場合には、位相シフト回路２３６を
使用して低速即ち小さなドリフトの補正を行なう
ことができ、その回路はバースト記憶器２２８を
クリアするための限界検出器２４６を含まないで
もよい。 ライン２４４のエラー補正信号は位相シフト回
路２３６を制御し、正確な所望サンプリング点に
関して信号のサンプリングの低速で中位のエラー
を補正する。この回路２３６は限界検出器２４６
によつて検出される予定の限界外の大きな高速エ
ラーを補正することはできない。例えばワイル
ド・スイツチの場合のようなカラー・バーストの
位相の大きな変化は限界検出器２４６の動作によ
つて補正される。これはライン２４８に指令信号
を出し、第１のバースト記憶器２２８が新たな一
連の基準サンプルを受け、ライン２３４及び２３
９に記録クロツク信号を発生するようになす。 第１１図に示される位相シフト回路の特徴は２
つのバースト記憶器２２８と２３０の相互作用を
与えかつその回路がエラーに対して高速で補正す
ることができるという点である。これに関して、
第１のバースト記憶器２２８の動作はそれが５サ
イクルのバーストを受けライン４４の安定な基準
クロツクを使用してこの情報を記憶することにあ
る。基準クロツクはバースト記憶回路２２８のメ
モリにバースト・サンプルを書込ませる。バース
ト記憶器２２８に記憶されたバースト・サンプル
から発生される3.58MHzのクロツク信号はＡ／Ｄ
変換器３６の他の回路部分によつて使用され、入
力テレビジヨン信号のサンプリングを行なう。第
１のバースト記憶器２２８は各ライン毎にも１つ
おきのライン毎にもクリアされず、ライン２２６
のバーストの位相が予定の限界の外にあるものと
決定されるまで保持される。このラインの動作
は、バースト・サイクルが両バースト記憶器２２
８及び２３０に同時に書込まれないようにする。
第１のバースト記憶器２２８がバーストのサンプ
ルを記憶するように指令されると、バースト記憶
器２３０はバーストの次の継続した水平ラインが
生じるまでサンプルを記憶しないようになつてい
る。基準クロツクはＡ／Ｄ変換器３６でバースト
をサンプリングし、このサンプルを第１のバース
ト記憶器２２８に記憶させるように使用され、ラ
イン２３９の誘導された10.7MHzの出力クロツク
はＡ／Ｄ変換器３６でバーストをサンプリングし
かつこのサンプルを第２のバースト記憶器２３０
に記憶させるために使用される。入来バーストの
位相がライン対ラインから予定の限界の外の量ま
で変化すれば、10.7MHzの基準クロツクを使用し
てテレビジヨン・ラインのバーストをサンプリン
グして第１のバースト記憶器２２８がクリアさ
れ、次の即ち第２のテレビジヨン・ラインのバー
ストをサンプリングするためにライン２３９の
10.7MHzの誘導クロツクが使用され、第２のバー
スト記憶器２３０にバースト・サンプルが記憶さ
れる。第２のテレビジヨン・ラインのバーストの
位相が第１のラインのバーストから予定のエラー
限界外であつたならば、新たな指令により第１の
のバースト記憶器２２８が第３のテレビジヨン・
ラインで再度クリアせしめられ、ライン２３９に
異なつた位相のクロツクを生じさせ、これは第４
のテレビジヨン・ラインのバーストをサンプリン
グしかつこのサンプルを第２のバースト記憶器２
３０に記憶するために使用される。ライン２２６
の入来バーストの位相が比較的一定で予定の位相
エラー限界内となつたら、第１のバースト記憶器
２２８はクリアされず、ライン２２４を介して位
相シフト回路２３６にエラー補正信号を与えるエ
ラー補正回路２４２によつて小さな位相補正が達
成される。 第１１図の動作を実行するために使用できる回
路の詳細が第１９ａ及び１９ｂ図に示されてい
る。しかしながら、第１１図の第１のバースト記
憶器２２８のバースト・データ・ゲート及びクロ
ツク発生器は詳細に示されていない。これは上述
したTBC−800で使用されているものと同一であ
るためである。 第１９ａ図において、誘導された3.58MHz及び
10.7MHzのクロツクはそれぞれライン２３８及び
２３９を介して与えられ、それによりライン２２
６に生じる８ビツトのデータの形の単一バース
ト・サイクルの３つのサンプルは第２のバースト
記憶器を構成するRAM２３０に記憶される。２
５６で示されるフリツプフロツプはライン２５４
のバースト記憶器指令信号を誘導3.58MHzクロツ
ク信号で再クロツク同期して零交差サンプルを識
別すると共に遅延を与えてメモリに書込まれるバ
ースト・サイクルの３つのサンプルがバースト・
サンプル期間の始めあるいは終りではなく中心部
より取られるようにする。メモリ２３０への３つ
のバースト・サンプルの書込みの間に、アドレス
発生器制御器２５８はライン２３９で受けた
10.7MHzの再時間決めしたクロツクによつて同期
せしめられて出力ライン２６０に書込みアドレス
信号を出し、これはメモリ２３０のアドレス・ラ
イン入力に与えられる。フリツプ・フロツプ２５
６は３つの10.7MHzのクロツク・サイクル分の間
続くゲート信号をNANDゲート２３７に与え、
かなりの期間の書込み可能化命令をメモリ２３０
に与えるようにする。メモリ２３０はこれら信号
に応じて10.7MHzの速度で３つの継続したバース
ト・サンプルを記憶するようになつている。単一
のバースト・サイクルの３つのサンプルがメモリ
に書込まれた後に、アドレス発生器制御回路２５
８は３つの書込みアドレスの最後が与えられた後
NANDゲート２３７に無能化し、それによつて
ライン２２６に存在するサンプルのそれ以上の記
憶を防止する。 次いで記憶されたサンプルは出力ライン２６４
を介して相当に遅い速度でメモリからＤ／Ａ変換
器２６６に読出される。この変換器は対応したア
ナログ値をライン２６６８に与え、これは多重化
（マルチプレツクス）スイツチ２７０（第１９ｂ
図）に与えられる。スイツチ２７０はモリ読出し
アドレス発生器２８０（第１９ａ図）によつてア
ドレス・ライン２７８に与えられるアドレス信号
に従つて、ライン２６８からの３つの継続して生
起するアナログ値をライン２７２，２７４，２７
６に継続して与える。メモリ読出しアドレス発生
器２８０は多数のモノマルチ即ちワンシヨツト
（これらはゲーテツド・クロツク信号発生器２８
２を構成する。）と共にタイミング及び読出しア
ドレス信号を与え、３つの継続した記憶サンプル
のそれぞれがメモリ２３０からライン２６４に読
出されるようになし、変換器２６６によつて与え
られるアナログ値が多重化スイツチ２７０のそれ
ぞれの出力ライン２７２，２７４及び２７６（第
１９ｂ図）にそれぞれ与えられるようにする。ラ
イン２６８のアナログ値は約２秒の時間生じ、３
つの継続したサンプルによつて表わされるこれら
継続したアナログ値はそれぞれのコンデンサ２８
４，２８６及び２８８をチヤージする。これらコ
ンデンサは３つのサンプルのアナログ値に対する
サンプル／ホールド回路を構成する。単一のカラ
ー・バースト・サイクルの記憶された３つのサン
プルの読出しはフリツプ・フロツプ２５６によつ
て与えられるゲート信号によつて開始せしめられ
る。このゲート信号はワンシヨツト２４１を附勢
し、アドレス発生器２８０を形成するシフトレジ
スタがライン２７８及び２７９に出力を出すよう
にしてそれぞれメモリ２３０及び多重化スイツチ
２７０に読出しアドレス信号を与えるようにす
る。アドレス発生器２８はゲート信号に応じてク
リアされ、ライン２８５に与えられている禁止信
号は解除される。ライン２８５はワンシヨツト２
８２に伸び、この禁止信号の解除によりこれらワ
ンシヨツトはアドレス発生器２８０のクロツク入
力Ｃ１に与えられるクロツク信号を発生する。ア
ドレス発生器２８０はワンシヨツト回路２８２に
よつて与えられるクロツク信号に応じてその出力
QA〜QDを逐次的に高論理レベルにシフトする
ことによつてライン２７８，２７９に出力を与え
る。発生器２８０は時間遅延回路２８１とアドレ
ス発生器２５８と協動して、メモリ２３０への適
切なシーケンスの読出しアドレス信号を与える。
ワンシヨツト２５６によつて与えられるゲート信
号はアドレス発生器２５８のロード入力にも与え
られ、それが10.7MHzのクロツク信号に応ぜずか
つ入力Ａ〜Ｃの信号がアドレス・ライン２６０に
接続される出力に直接与えられるような状態にす
る。スイツチ２７０に伸びるアドレス・ライン２
７８の信号は継続して受けたサンプルのアナログ
値を適切な出力ライン２７２〜２７６に与えるよ
うにする。スイツチ２７０はサンプル制御信号が
ライン２８３を介してスイツチ２７０の禁止入力
に与えられることによつてアナログ値の転送を可
能せしめられる。サンプリング信号はワンシヨツ
ト２８２によつて発生され、シフトレジスタ２８
０の出力QA〜QDの１つのそれぞれの附勢の後
にある選択した期間を生じさせ、Ａ／Ｄ変換器２
６６が各デジタル・サンプルをアナログ値に変換
してスイツチ２７０がアドレスされる前にそのス
イツチ２７０に与えるような充分な時間を有する
ようになつている。クロツク発生器及びバースト
記憶回路４２はバーストのサンプリング点の位置
で生じる変化を検出しこれを補正するために１つ
の水平ライン期間を有している。従つて、ワンシ
ヨツト回路２８２は、そのような１つのテレビジ
ヨン・ライン期間時にクロツク・パルスをアドレ
ス発生器２８０にまたサンプリング制御信号を多
重化スイツチ２７０に与えて、引続いたテレビジ
ヨン・ライン期間のサンプリングを行なうために
使用されるクロツク信号の再位相決めがＡ／Ｄ変
換器３６の入力に達する前に達成されるようにす
る。メモリ２３０からのサンプルの読出しの終了
は、読出しアドレスのシーケンスが与えられた後
にシフトレジスタ発生器２８０のQD出力を附勢
することによりワンシヨツトで構成されたクロツ
ク発生器２８２の附勢解除で達成される。 最も正のサンプルの値はOPアンプ２９２の出
力ライン２９０に生じ、最も負のサンプルの値は
OPアンプ２９６の出力ライン２９４に生じ、零
交差サンプルのアナログ値はOPアンプ３００の
出力であるライン２９８に生じる。ライン２９
０，２９４の最も正の値及び最も負の値は抵抗３
０２及び３０４により共に加算され、その差はラ
イン３０６に生じ、これは比較器３０８の１つの
入力に与えられる。他の入力はライン２９８の信
号を受ける。 サンプルが正確な零交差点、120゜及び240゜の位
相点で取られているかどうかを零交差検出器２４
２が測定する態様は第２２図を参照することによ
つて容易に理解される。この図は実線で示された
単一サイクルのカラー・バーストに関連して
0゜120゜及び240゜の位相点でのサンプリング点を示
す。OPアンプ２９２，２９６及び３００に３つ
のアナログ・サンプル値を与えることによつて、
最も正のサンプル即ち120゜位相のサンプルの値は
ライン２９０に生じ、負のサンプルはライン２９
４に生じる。これらが算術的に加算されると、大
きさＬ１はＬ２に等しいため０になる。従つて、
ライン３０６の値は、これらサンプルが正確な
120゜及び240゜の位相位置で取られると０となる。
同様に、零交差値はライン２９８に生じ、比較器
３０８はこれら０と０とを比較するためDCエラ
ー補正電圧はその出力に生じない。 しかしながら、第２２図の１つのサイクルのカ
ラー・バーストの点線表示によつて示されるよう
に、サンプリングが正確な所望位置でなされない
場合には、Ｌ３及びＬ４間の差は比較器３０８に
与えられるライン３０６の電圧となり、かつ零交
差サンプルも負の値を有するようになり、これは
比較器３０８の他の入力に与えられて、ライン３
１０にDCエラー補正電圧を生じさせるようにな
る。従つて、３つの継続したサンプルの１つある
いはそれ以上の組合せを使用することによつてエ
ラー補正電圧を発生でき、この電圧はＡ／Ｄ変換
器３６により実際のサンプリングを行なうために
使用される3.58MHzのクロツクを再位相決めする
ため及び記録処理時に他の回路要素を制御するた
めに使用されうる。出力ライン３１０に比較器３
０８によつて生ぜしめられたエラー電圧はバツフ
アOPアンプ３１２に与えられ、これはモノマル
チ即ちワンシヨツト３１６に接続されるライン２
４４にエラー補正信号を与える。 ライン２３４の信号は3.58MHzの周波数のアナ
ログ電圧である。それは比較器３１８に与えら
れ、その比較器は矩形波を出力し、これはワンシ
ヨツト３２０を介してワンシヨツト３１６に与え
られる。ライン２４４のエラー電圧はライン３２
４でのマルチバイブレータ３１６の出力の長さを
変調し、それにより3.58MHzの信号を位相調節す
る。この位相調節された3.58MHzの信号は矩形波
を出力する他のモノマルチ３２６に与えられる。
３２７で示した回路は矩形波をサイン波に変換し
てライン３２８に与える。これは再度矩形波に変
換されてライン２３８の信号となる。 ライン３１０の比較器３０８からのエラー電圧
は限界検出器２４６にも与えられる。これは電圧
レベルをモニタしライン３３０に信号を与えこの
信号は出力ライン２４８を有するフリツプフロツ
プ３３２に与えられる。出力ライン２４８は第１
のバースト記憶器２２８の動作を制御する。ライ
ン２４８が低レベルにあれば、書込み可能化信号
がバースト記憶器のメモリに与えられないように
し、それによつて第１のバースト記憶器２２８の
クリアを禁止する。これはライン３１０の電圧が
予定の限界内にある結果としてライン２４８が高
レベルになつている時に新たな一連のサンプルが
バースト記憶器２２８にロードされる。 上述したように、第２のバースト記憶器２３０
は入力テレビジヨン信号の１つおきの水平ライン
期間と関連したカラー・バーストのサンプルを受
けるように制御される。これは第２のバースト記
憶器を構成するために必要な回路を簡単にする。
しかしながら、第２のバースト記憶器２３０は、
テレビジヨン信号のサンプリングを行なうために
ライン２３８及び２３９に与えられるクロツク信
号の位相を補正する目的でテレビジヨン信号の各
水平期間と関連したカラー・バーストのサンプル
を受けこれを処理するように構成することができ
た。 第１図及び第４図に関連して説明したように、
デジタル同期シーケンスはテレビジヨン信号を処
理するためにアダー回路４０によつてビデオ・デ
ータ期間と組合せられる。第１２図はデジタル同
期シーケンスを挿入する回路の詳細を示す。 Ａ／Ｄ変換器３６からのビデオ・デジタル・デ
ータは８ビツト並列デジタル情報の形でライン３
８に表われ、これは２対１スイツチ３４０の１組
の入力に与えられる。他の組の入力３４２にはデ
ジタル同期シーケンスが与えられる。スイツチ３
４０は入力ライン３８または３４２のいずれかを
選択し、選択されたラインからのデータを回路５
０及び５２に伸びるライン４８に与える。スイツ
チ３４０はクロツク・シーケンス発生器３４６に
よつて制御されるライン３４４の信号により制御
される。デジタル同期シーケンス・アダー回路４
０は入力処理回路３２で生じる複合同期信号をラ
イン３４８で受ける。この信号は同期分離回路３
５０で分離される。回路３５０は出力ライン３５
２に垂直同期信号をライン３５４に水平同期信号
を与える。これら分離された両信号はフイールド
復号化及び論理回路３５６に与えられる。(H)水平
同期信号はまた1050カウンタ及び論理回路３５８
とサブキヤリア位相対水平同期信号同期化回路３
６０にも与えられる。 NTSC4フイールド・シーケンスは全1050個の
水平ラインを含んでいるため、1050カウンタ論理
回路に与えられているＨ同期信号はライン３６
４，３６６，３６８及び３７０に特異な出力信号
を与えることを可能にする。これら出力信号は各
フイールドの第１のラインに対応し、フイールド
復号化及び論理回路３５６に与えられてフレーム
識別出力ライン３７２とフイールド識別出力ライ
ン３７４とに信号を出力させるようにする。これ
らラインはプログラマブル・リード・オン・メモ
リ（PROM）及び信号発生器３７６に伸び更に
1050カウンタ及び論理回路３５８に戻る。回路３
５８からのライン３７０はPROM及び信号発生
器３７６にも与えられ、各４フイールドNTSCシ
ーケンスの開始を識別させる。また回路３７６か
らのライン３７５の信号はAND回路３４５（第
２０ｇ図）にも与えられ制御信号を出力させる。
この信号は水平ライン期間に対して遅延され、か
つ有効ビデオ期間の間働き、データ・ストリーム
の各1050ラインに即ち第４フイールド毎に継続的
に割当てられる特異なデジタル語を附与させ、こ
れをサーボ関連回路２００によつて使用される。
更に、1050カウンタの実際のライン数を与える11
個のライン３７７，３７９はPROM及び信号発
生器３７６に伸びそれに関連した情報を同期シー
ケンスへ挿入させる。同期回路３６０はサブキヤ
リア位相を水平同期と同期させ、ライン３７８に
リセツト・パルスを与える。このパルスは455カ
ウンタ及びPROM３８０をリセツトする。この
カウンタは２つのビデオ・ラインのサブキヤリ
ア・サイクル数に等しい最終カウントを有し、
NTSC方式に対して各ビデオ・ラインの3.58MHz
サブキヤリアは227.5サイクルである。 カウンタ及びPROM３８０はアドレス・カウ
ンタ３８２及びクロツク・シーケンス発生器３４
６を制御し、水平期間の適切な部分の間デジタ
ル・カラーテレビジヨン信号にデジタル同期シー
ケンスを挿入し、それによつて処理したカラーテ
レビジヨン信号を形成する。PROM回路及び455
カウンタ３８０はライン３８４に信号を与え、こ
の信号はラインが偶数または奇数テレビジヨン・
ラインであるかどうかを特定する。ライン３８４
はフイールド復号化及び論理回路３５６、
PROM及び信号発生器３７６、同期回路３６０
に接続されている。455カウンタ及びPROM回路
３８０はライン３８５にクロツク・シーケンス信
号、ライン３８６に同期語制御信号、ライン３８
７にシーケンス終了信号を与える。これらの信号
はクロツク・シーケンス発生器３４６の動作を制
御するために与えられる。更に、455カウンタ及
びPROM回路３８０はライン３８８に１サブキ
ヤリア・サイクルの「ウインドウ」を与え、これ
は同期回路３６０に与えられ、サブキヤリア位相
を水平同期信号に同期する際に使用される。455
カウンタ及びPROM回路３８０はスイツチング
回路１９６に与えられる種々の3.58MHz関連制御
信号を与え、第１１図のブロツク図に関連して記
載されたように位相シフト・クロツク発生器及び
バースト記憶回路４２から与えられる3.58MHzの
信号を使用してメモリRAM１〜４に3.58MHzク
ロツクを供給する。455カウンタ及びPROM３８
０はアドレス発生器３８２を制御する。これはラ
イン３９０を介してPROM信号発生器３７６を
アドレスする。発生器３７６はデジタル同期シー
ケンスの10番目及び12番目のサイクルのID1及び
ID2シーケンスと11番目のサイクルに含まれるフ
レーミング情報とを発生する。更にまた、それは
同期シーケンスの最初の９個のサイクル分に含ま
れる「005」クロツク・シーケンスにおいて使用
される２進符号化数５を発生する。これは全ては
第６図に関連して上述したところである。005シ
ーケンスの実際の発生はPROM及び信号発生器
３７６とクロツク・シーケンス発生器３４６とに
よつて達成され、発生器３４６は適切な時点で０
を発生し、発生器３７６は数字５を発生する。
PROM及び信号発生器３７６は必要に応じて全
「005」シーケンスを発生するために使用されう
る。 第１２図のブロツク図の動作を達成する特定の
回路は賃２０ａ〜ｇ図に示されている。第２０ａ
図において、複合同期信号は入力ライン３４８に
与えられ、これはモノマルチ４００をトリガする
ように使用される。モノマルチ４００はライン３
５４に相補出力を与え、一方は水平速度信号、他
方は水平同期信号である。複合同期信号は垂直同
期積分回路４０２にも与えられる。この回路は垂
直同期カウンタ４０４に接続されその出力ライン
３５２は垂直同期信号の第４番目の広いパルスで
の垂直同期信号を発生する。 第２０ｂ図において、垂直同期及び水平速度信
号はライン３５２及び３５４に与えられ、これら
信号とライン３８４の偶数または奇数ライン情報
はビデオ・フイールド・デコーダ４０８に与えら
れる。これは１対のフリツプフロツプ４１０を含
み、それらの出力ラインは論理ゲート４１２に接
続される。これらゲートはNTSCシーケンスの４
フイールドを識別するステイアリング情報を与
え、これらゲートの出力は各フイールドの予め選
択したラインの間の２マイクロ秒の短いパルスで
は真である。従つて、論理ゲート４１２の出力は
他の組のNANDゲート４１４に与えられ、該ゲ
ート４１４は1050カウンタ及び論理回路３５８か
らのライン３６４，３６８，３６６，３７０と共
にステイアリングを与え、それにより情報が確実
に同期せしめるようにする。論理ゲート４１４は
フリツプフロツプ４１６及び４１８を選択的にク
リアあるいはプリセツトする。これらフリツプフ
ロツプのそれぞれの出力ライン３７２，３７４は
PROM及び信号発生器３７６に対してフレーム
及びフイールド識別情報を与える。また、第２０
ｂ図の回路は1050カウンタ及び論理回路３５８に
与えられるビツト・ローデイング数及びビデオ・
ロード信号をライン３７５に与える。 第２０ｃ図に示される1050カウンタ及び論理回
路に関連して、フレーム及びフイールド情報ライ
ン３７２，３７４及び水平同期クロツク・ライン
３５４が接続され、ビデオ・ロード及びビツト・
ロード・ライン２７５は1050カウンタ４２２に接
続され、その選択した出力ライン４２４は論理４
２６に伸びる。更に、６個の最大有意ビツト・ラ
イン３７７と６個の最小有意ビツト・ライン３７
９とよりなるカウンタの全12ラインは後述するよ
うに第２０ｆ図に示される回路と関連した４対１
スイツチに接続される。論理回路４２６の４つの
ライン４２７はフリツプフロツプ集積回路４２８
に接続され、ライン４２７を介して与えられる信
号はフリツプフロツプ４２８を介してクロツキン
グされ、ライン３６４，３６６，３６８及び３７
０に信号を与え、これら信号は４フイールド
NTSCシーケンスの各フイールドの最初のライン
である水平ライン７８８，２６３，５２６及び１
０５１を識別する。フリツプフロツプ４２８はラ
イン３５４のＨ速度信号によつてトリガされるモ
ノマルチ４３２からライン４３０を介して与えら
れている水平速度に従つて論理回路４２６からの
信号を単に再クロツク同期するにすぎない。ライ
ン３６４，３６６，３６８及び３７０の出力は対
応するラインの生起の期間のみ真に維持される。 ライン３７０はモノマルチ４３６に接続し、そ
の出力４３８はNANDゲート４４０に接続する。
このゲートはビデオ・ロード・ライン３７５によ
り活性化（エナーブリング）され、カウンタが
1050の最終カウントになつた時にこれをリセツト
あるいは再ロードにする。 第２０ｄ図に示される455カウンタ及びPROM
回路３８０に関連して、ライン３７８のリセツ
ト・パルスはカウンタ４５０に与えられる。これ
は455の最終カウントを有しかつ同期回路３６０
によつて決定される適切な奇数ラインで同期され
るリセツト・パルスによつてリセツトされる。カ
ウンタ４５０はライン２３８の記録3.58MHzクロ
ツクによつてクロツク同期され、PROM４５４
を制御する出力ライン４５２を有する。PROM
４５４は出力ライン４５６，４５８，４６０，４
６２を有し、ライン４５２でカウンタからの信号
によつて決定されるアドレスでのメモリのプログ
ラムに従つて真の信号が適切なアドレスに割当て
られる。PROM４５４の出力ラインはフリツプ
フロツプ４６４によつてクロツク同期され、出力
ライン４６６，４６８，３８６，４７２，３８
５，３８８に信号を与える。これらの信号はクロ
ツク・シーケンス発生器３４６、PROM及び信
号発生器３７６、アドレス発生器３８２及び同期
回路３６０に与えられる。より詳細には、
PROM４５４からのライン４５６はロード・パ
ルスを与え、これはフリツプフロツプ４６４をク
ロツキングし、そのＱ出力ライン４６６はカウン
タ４５０に対するロード制御を与える。一方出
力ライン４６８は第２のＤフリツプフロツプ４７
６をクロツキングする。これは出力ライン３８４
及び４７８での特定のテレビジヨン・ラインに対
して偶数または奇数の識別情報を与える。ライン
４７８は455カウンタ４５０のアドレス入力に戻
され、継続したテレビジヨン・ライン数246及び
247を交互にロードするようにカウンタをインデ
ツクスし、２つのラインの終了で、２つのテレビ
ジヨン・ラインに生じる全サブキヤリア・サイク
ルの総数に対応する455のカウントが生ぜしめら
れるようになつている。PROM４５４からのラ
イン４５８はＤフリツプフロツプ４６４をクロツ
キングし、ライン３８５にクロツク・シーケンス
信号を与える。出力ライン４７２はモノマルチ
４８０及びＤフリツプフロツプ４８２に接続さ
れ、クロツク・シーケンス発生器３４６に供給さ
れるシーケンス終了信号をライン３８７に与え
る。PROM４５４からのライン４６０はフリツ
プフロツプ４６４をクロツキングし、クロツク・
シーケンス発生器３４６とPROM信号発生器３
７６を制御するアドレス発生器３８２とに与えら
れる同期語制御信号をライン３８６に与える。
PROM４５４からの出力ライン４６２はフリツ
プフロツプ４６４をクロツキングし、同期回路３
６０に与えられる１つのサブキヤリア・サイクル
のウインドウをライン３８８に与える。 第２０ｆ図に示されるPROM信号発生器３７
６には、ライン３７２及び３７４のフレーム及び
フイールド情報並びにテレビジヨン・ラインが偶
数または奇数のラインであるかどうかを識別する
ライン３８４の情報が与えられ、これら情報は
PROM３７６の３つのアドレスに与えられる。
他のアドレス情報はシーケンス・アドレス発生器
４８０によつて発生され、これはライン２３８の
3.58MHzによつてクロツキングされかつライン３
８６の同期語制御信号によつてクリアされる。ア
ドレス・カウンタ４８０は出力ライン４８２を有
し、これらはPROM３７６の４つのアドレス入
力に伸び、ライン３７０に与えられかつ２つのモ
ノマルチ４８３，４８４を通つたライン数1050に
よつて発生された信号はライン４８６に与えら
れ、そしてPROM３７６のアドレス・ラインの
１つに与えられる。第１のモノマルチ４８３は水
平ブランキング期間が終るまで第２のモノマルチ
４８４のトリガを遅延させ、第２のモノマルチは
ビデオ期間に対応する期間の間活性信号をライン
４８６に与える。これにより、垂直同期情報を得
るため、サーボにより使用する特異な語が各４フ
イールドの１つのラインに対して有効ビデオ期間
の間回路３７６からデータのストリームに挿入さ
れる。PROM３７６からの出力情報はライン４
８８に生じ、これらラインはＤフリツプフロツプ
４９０をクロツキングし、４対１スイツチ４９１
に接続される８ビツトの情報をライン３４１に与
えるようにする。 PROM及び信号発生器３７６によつて供給さ
れる情報は12サイクル・シーケンスの第10番及び
第12番サイクル位置にID1及びID2情報を、11番
サイクル位置にフレーム及びフイールド情報を含
んでいる。奇数テレビジヨン・ラインではID1は
２進符号化10進数２で、ID2は２進符号化10進数
10である。同様に、偶数のテレビジヨン・ライン
に対しては、ID1は20で、ID2は40である。フレ
ーミング情報はどのフレームであるか、それが
NTSCシーケンスの第１あるいは第２のフレーム
か、第１あるいは第２のフイールドかを識別す
る。フレームあるいはフイールド情報の両者を使
用することによつて、４フイールド・シーケンス
の特定のフイールドがライン対ライン基準で決定
されうる。上述したように、４つの全フイール
ド・シーケンス（あるいはPALまたはSECAM方
式では８つの全フイールド・シーケンス）に対す
るラインの水平ライン数がデジタル同期シーケン
スの11番目のサイクルに挿入され、これは４対１
スイツチ４９１の選択的動作によつてなされる。
ライン３４１はPROM３７６からのデータを供
給し、フレーミング情報が割当てられる時に11番
目のサイクル時を除きスイツチ４９１を通過す
る。これはスイツチ４９１を逐次的に制御し、語
Ａに対してはライン３７７からのデータを、語Ｂ
に対してはライン３７９からのデータを更に語Ｃ
に対してはライン３８１からのデータを逐次的に
通過させることによつて達成される。 スイツチ４９１の切換を制御するために、ライ
ン３８５のクロツク・シーケンス信号はクロツキ
ング・シーケンスの終りで、即ち第６，２図に示
される同期シーケンスの最初の９サイクルの終り
でモノマルチ４９３をトリガするために使用され
る。モノマルチ４９３はシーケンスの１サイクル
（特にID1を含むサイクル）に等しい遅延を与え、
次いで第２のモノマルチ４９７をトリガする。こ
れは１サイクル期間のパルスをライン４９９に与
え、４対１スイツチ即ちアドレス・データ・セレ
クタ４９１に伸びるライン５０５及び５０７のア
ドレス制御信号を入力データと同期するようにフ
リツプフロツプ５０１及び５０３を操作する。フ
リツプフロツプ５０１及び５０３の出力ライン５
０５及び５０７は４対１スイツチ４９１に伸び、
11番目のサイクルの間ライン３７７，３７９及び
３８１を逐次的に選択するためのアドレスを発生
し、次いでID2を含む12番目のサイクル即ちセル
に対しライン３４１を選択し、この選択したアド
レスを、次の水平ラインで生じる次のクロツク・
シーケンスの終了まで維持する。フリツプフロツ
プはライン２３９の記録10.7MHzクロツクでクロ
ツキングされているため３つの語Ａ，Ｂ及びＣは
3.58MHzの速度で生じるシーケンスの単一サイク
ルに挿入されることができる。 PROM３６７も第６図に関連して上述した９
サイクルのクロツク・シーケンスにおいて使用さ
れている２進符号化数５を発生する。ライン２３
８を核して与えられる3.58MHzのクロツクを使用
してフリツプフロツプ４９０をデータがクロツキ
ングした後、ライン３４２のデータは第２０ｇ図
に示される２対１スイツチ３４０に与えられる。 図示されるように、スイツチライン３４２また
は３４８の一方を選択し、選択したラインからの
データを出力ライン４９２に与える。このデータ
はＤフリツプフロツプ４９５によつて再クロツキ
ングされ、第１図に示されるスイツチ５０及び５
２に伸びるライン４８に生じる。フリツプフロツ
プ４９５はこのクロツク入力に伸びるライン２３
９に与えられる記録10.7MHzクロツク信号を使用
してクロツキングされ、一方PROM３０６から
のデータは3.58MHzのクロツク速度を使用して得
られる。従つてPROMによつて与えられるデー
タが3.58MHzの１サイクルの期間を有していれ
ば、それは10.7MHzのクロツクを使用してライン
４８に３倍でクロツキングされる。従つて、ID1
及び1D2の情報はライン４８にデータのストリー
ムの３倍で反繰する。しかしながら、第６図に関
連して述べた「005」のクロツク・シーケンスに
関して、数５は10.7MHzの最終サイクルの間即ち
換言すれば3.58MHzクロツク期間の最後の1/3サ
イクルの間にスイツチ３４０によつてライン４９
２に与えられる。これは、この所望の時間期間に
ライン４９２に数５のみが与えられることができ
るようにライン４９６を使用することによつて達
成される。ライン４９６が高レベルであれば、ス
イツチ３４０は出力ライン４９２の全てに０を与
え、クロツク・シーケンス発生器３４６で制御さ
れるＤフリツプフロツプ４９４は「005」クロツ
ク・シーケンスを発生すべき９サイクルの分の間
でサブキヤリアの各サイクルの最初の2/3の間に
このレベルを与えるようにする。ライン３８７の
シーケンス終了信号はクロツク・シーケンスの９
サイクル分の終了時にフリツプフロツプ４９４を
無能化する。２対１スイツチ３４０は、低レベル
の時にライン３４８を選択し高レベルの時にライ
ン３４２を選択する選択ライン４９８の制御によ
つてライン３４２及び３４８間を選択する。ライ
ン４９８はフリツプフロツプ５００によつて制御
され、これはライン３８５のクロツク・シーケン
ス信号のよつてプリセツトされ、そしてライン３
８６の同期語制御信号によつてトリガされるモノ
マルチに接続されたライン５０２によつてクロツ
キングされる。 第２０ｇ図の回路はデコーダ（復号化器）１３
８及び１４０内の語同期検出回路を保護する機能
も持つている。語同期は24の継続した０とその後
の論理状態１０１とからなる「005」シーケンス
を検出することによつて検出される。この「005」
のシーケンスは同期シーケンスの間に与えられる
ため、この間にそれだけが検出されねばならず、
第２０ｇ図の回路はこのシーケンスが同期シーケ
ンスの間以外の時に生じないようにする。これ
は、８ビツト・デジタル語の最小有意ビツトを論
理１状態にすることを該語がデータ・ストリーム
の有効ビデオ部分の間で（即ち同期シーケンス以
外の間で）全て論理０を含む時になすことによつ
て達成される。これは、入力のデータ・ライン３
８が接続されかつ全ての０がライン３８に存在す
る時にフリツプフロツプ５０９のＤ入力に出力を
与えるNANDゲート５０８によつて達成される。
フリツプフロツプ５００からのライン５１１は同
期シーケンスの間にフリツプフロツプ５０９を無
能化し、継続した０が存在しない時に論理１が与
えられないようにする。しかしながら、有効ビデ
オが生じている間に全ての論理０がビデオ・ライ
ン３８に存在すれば、フリツプフロツプ５０９は
出力信号をライン５１５に与え、これはフリツプ
フロツプ５１７をプリセツトしそれを論理１にす
る。 同期回路３６０は第２０ｅ図に示され、これは
リセツト信号を455カウンタ及びPROM３８０に
適切な時間を与えてサブキヤリアの位相が水平同
期信号と同期するようにする。換言すれば、第２
０ｅ図に示す回路は、Ｈ同期が１つのサブキヤリ
ア・サイクルの中間で生じるように位相決めする
ことによつて、サブキヤリアの位相が水平同期に
関して同期していることを決定する。この回路
は、水平同期のサブキヤリアに対する位置に関し
ての決定をなしその後奇数ラインは常に奇数で偶
数ラインは常に偶数であるような関係を維持する
ことによつてラインの偶数または奇数関係を設定
する。従つて、この回路はラインが偶数または奇
数であるかどうかを定め、データの記録過程を通
してこの関係を維持し、再生時にこの関係につい
ての問題が生じないようにする。 第２０ｅ図において、同期分離器３５０からの
水平同期信号はライン３５４を介してモノマルチ
５１０に与えられる。これは出力のパルス幅を変
えることができるトランジスタ５１２の導通を制
御する結果として水平同期の位相を前後に移動す
ることができる。モノマルチ５１０の出力はライ
ン５１３に生じ、これは他のモノマルチ５１４に
与えられる。これは比較的幅の狭いパルスをライ
ン５１６に与える。このラインはNANDゲート
５１８に直接接続されると共に伝搬遅延を与える
多数の要素５２０を介してライン５１９に接続さ
れる。ライン３８４に生じるテレビジヨン・ライ
ンが偶数であるか又は奇数であるかを示す信号が
NANDゲート５１８に与えられると、ゲート５
１８は20〜30ナノ秒の極めて狭いパルスをライン
５２２に与えこれはフリツプフロツプ５２４をク
ロツキングする。そのＤ入力にはライン３８８を
介して１サイクルのサブキヤリアが供給される。
ライン３８４の偶数又は奇数規定信号はサブキヤ
リアに対して同期され、インバータ２５６を介し
てNANDゲート５２７の１つの入力に与えられ
る。NANDゲート５２７の他の入力はライン５
１６及び５１９によつて与えられるため、
NANDゲート５２７も20〜30ナノ秒のパルスを
ライン５２８に作り、これはインバータ５３０で
反転され、ライン５３２を介して第２のフリツプ
フロツプ５３４のクロツク入力ｃに与えられる。
このＤ入力にもライン３８８が接続している。従
つて、フリツプフロツプ５２４及び５３４はＨ速
度に対して同期された信号によつてクロツキング
され、該信号はライン３８４のサブキヤリア同期
信号を使用してＤフリツプフロツプ５４０及び５
４２にクロツキングされるタイミング信号をライ
ン５３６及び５３８に与え、フリツプフロツプ５
４０及び５４２に４つの可能な状態を与える。即
ち、ライン５３２及び５２２を介して与えられる
クロツクの一方又は両方はウインドウの内側ある
いは外側にあつてもよい。５４４で示された論理
及び他の回路はこれら可能な状態を調べ、サブキ
ヤリアのサイクルを水平同期が位置するその中央
に選択するようにＨ同期位置を遅めたり見めたり
すべくトランジスタ５１２の導通状態を制御する
信号をライン５４６に与える。ライン２３８の
3.58MHzのクロツク信号はフリツプフロツプ５５
０をクロツキングし、このＤ入力にはモノマルチ
５１４からライン５５２を介して信号が供給され
る。フリツプフロツプ５５０の出力は伝搬遅延を
与える一連の要素５５４を介してNANDゲート
５５６の１つの入力に接続される。これはライン
５５８から直接供給される第２の入力を有してい
る。NANDゲート５５６はフリツプフロツプ５
５０によつて与えられる信号からライン５６０に
狭いパルスを形成する。これはライン５６４の信
号が回路５４４によつて活性化された時に
NANDゲート５６２がライン３７８にリセツ
ト・パルスを発生するようにする。従つて、この
リセツト・パルスはサブキヤリア・サイクルの正
確に中央の時間に生じ、それによつて奇数ライン
の適切な時に常に455カウンタをリセツトする。 デジタル同期シーケンスを含む処理されたテレ
ビジヨン信号はスイツチ５０及び５２に伸びる８
つのライン４８に与えられる。一方のこれらスイ
ツチの詳細が第１８ａ及び１８ｂ図に示されてい
る。第１８ａ図において、記録されるべきデータ
を含む８つのライン４８は２対１スイツチ５８０
の１組の入力に与えられ、これはライン４８間あ
るいはデコーダ、ドロツプウアト処理、クロツク
誘導並びに直並列化回路１４０からの再生データ
を有するライン１４８の組を選択する。ライン１
４８は５８２で示される回路によつてTTLレベ
ルに変換されるMECLレベルを有し、かつパリ
テイ・ビツトを除く入力の全ては２対１スイツチ
５８０の交互の端子に与えられる。記録時にライ
ン４８が選択され、再生時にはライン１４８が選
択される。いずれかの組の入力ラインの２対１ス
イツチ５８０への選択は記録又は再生動作の選択
に応じて論理制御されるライン５８６の信号によ
つて制御される。ライン５８６のレベルが低いと
記録されるべき処理されたテレビジヨン信号を支
持するライン４８が選択され、この信号はメモリ
RAM２及び４に与えられるべくスイツチ５８０
を通る。このレベルが高ければ、再生されたテレ
ビジヨン信号はデコーダから受け、スイツチ５８
０を通してメモリに与えるようにする。 データ・ライン１４８はパリテイ・ビツト・ラ
インを含んでいるがこれは２対１スイツチには与
えられず、シフトレジスタ５８４の入力に直接接
続されるようになつている。２対１スイツチ５８
０は、ライン５９０及び１３２８とライン１３３
２及び５９４を介してデコーダから受けた1.6M
Hz及び4.8MHz再生クロツクとライン２３８及び
５９２とライン２３９及び５９６とを介して入力
クロツク発生回路（第１１図）から受けた3.58M
Hz及び10.7MHzの記録クロツクとを含むクロツク
入力を有している。第１図に関連して上述したよ
うに、記録動作時にRAM６０〜６６に書込まれ
るように２対１スイツチによりライン４８で受け
た８ビツト並列データのクロツク速度は本質的に
は10.7MHzのサンプリング速度であり、一方再生
動作時にライン１４６，１４８でのデコーダから
の９ビツト並列データは4.8MHzの速度である。
受けたデータは24ビツト並列データとしてメモリ
６０〜６６に記録時には3.58MHzの速度でまた再
生時には1.6MHzで伝送される。４つのクロツク
は3.58MHz及び10.7MHz記録クロツク間であるい
は1.6MHz及び4.8MHz再生クロツク間で選択を行
なう２対１スイツチ５８０に与えられる。従つ
て、これら組の一方即ち記録又は再生クロツクは
ライン５９８及び６００に生じ、第１８ａ及び１
８ｂ図に示される回路の要素のタイミングを制御
するために使用される。より詳細にはライン６０
０のクロツクはシフトレジスタ５８４と２対１ス
イツチ５８０からのデータからなる入力ライン６
０４を有する一連のシフトレジスタ６０２とを制
御する。シフトレジスタ６０２及び５８４のそれ
ぞれはデータの３つの継続したビツトを受け、こ
れらの24ビツトのデータからなる出力ライン６０
６に転送する。パリテイ・チエツク回路の３つの
出力ライン６０８は24ビツトの情報に加えられ、
ライン６０６及び６０８は、ライン５９８、パル
ス形成モノマルチ６１４を介してライン６１２に
与えられる記録3.58MHzの信号を使用することに
よつてデータを再クロツキングする一連のＤフリ
ツプフロツプ６１０に与えられる。フリツプフロ
ツプ６１０の出力はメモリRAM２及び４への入
力ラインでもあるライン５６である。上述のこと
より理解できるように、第１図のブロツク図は
別々の路で記録及び再生路を示しているが２対１
スイツチによりそれら路を同一の導線にすること
ができる。ブロツク図に示された２つの路は両動
作時にデータの流れをより明確に示すためであ
る。 入力ライン１４８の信号はTTLレベルに変換
され、これらラインはジヤンパ６１５を介して２
対１スイツチに接続され、更に一連のスイツチ６
１４，６１６，６１８及び６２０（第１８ｂ図）
に接続される。これらスイツチは、それぞれの
ID数２，20，10及び40が入力ライン１４８での
再生データに存在する時に真の出力をそれぞれ与
えるNANDゲート６２２，６２４，６２６及び
６２８を満足するように適切な識別数を復号化す
るように設定されている。これらNANDゲート
の出力はスイツチ６３０及び６３２を通り、ID1
及びID2数が複号化された時にそれぞれの信号を
６３４及び６３６に存在させる。ライン６３４及
び６３６の信号は論理回路２００に与えられる。
各信号チヤンネルはただ一方のみの偶数のビデ
オ・ラインを含み、他は奇数ラインのみを含むた
め、スイツチ６３０及び６３２は数２及び10ある
いは20及び40を復号ないし解読するように適切に
設定されうる。 データが実際に記録及び再生されたかどうかの
指示を与えるための本装置のパリテイの使用に関
連し、第１８ａ及び１８ｂ図に示される回路はパ
リテイ・チエツクを行ない、データが誤りまたは
不正確であると示されたデータ・ストリームの位
置に補償データを挿入するようにドロツプ・アウ
ト補償器を指令するエラー信号を与える。上述し
たように、パリテイ・ビツトはデータが記録され
る前にエンコーダ回路８２によつてデータ・スト
リームに加えられる。再生時に、エンコーダ及び
他の回路１４０からの信号はシフトレジスタ５８
４に与えられるパリテイ・ビツト・データを含
み、かつ３つの継続した８ビツト語に対しては、
ライン６４０に第１の最大有意ビツト・パリテ
イ・ビツトを、ライン６４２に第２の最大有意ビ
ツト・パリテイ・ビツトをライン６４６に第３及
び第４最大有意ビツト・パリテイ・ビツトを与
え、これらはそれぞれパリテイ・チエツカ６４
８，６５０及び６５２に接続される。シフトレジ
スタ６０２からの出力ライン６０６は、上述した
ように、３つの継続したサンプルに対するビツ
ト・データを含み、データ・ストリームの３つの
継続したサンプルからの最大有意ビツト・データ
はパリテイ・チエツカ６４８に与えられる。同様
に、第２の最大有意ビツトの３つの継続したサン
プルのデータはチエツカ６５０に与えられ、第３
及び第４の最大有意ビツトの３つの継続したサン
プルのデータはチエツカ６５２に与えられる。 パリテイ・ビツトの論理状態は論理１又は論理
０のいずれかとして選択的に与えられるため、３
つの継続したサンプル（パリテイ・ビツトを含ん
でいる。）に対して偶数論理１を含み、チエツカ
６４８，６５０及び６５２はそれに与えられるデ
ータを単に処理するだけで、偶数の１を受けたら
出力６５４，６５６，６５８に真の信号を与え
る。これら信号はそれぞれANDゲート６６０，
６６２及び６６４に与えられる。更に、全３つの
出力ラインがANDゲート６６６に与えられる。
全ての出力が真であれば、ANDゲート６６６は
ライン６６８に高レベルの真の出力を与え、これ
は他のANDゲート６６０，６６２及び６６４を
活性化する。更に、論理回路６７２に伸びるライ
ン６７０上に信号を与えるべくフリツプフロツプ
６１０によりクロツキングされる真の信号を与え
る。偶数のパリテイ・チエツカがパリテイ・エラ
ーを検出すると、全てのパリテイ・チヤンネルは
ライン６６８がANDゲート６６０，６６２及び
６６４と無能化するために、同じ指示を与えるよ
うにされる。ANDゲート６６０，６６２及び６
６４の出力はフリツプフロツプ６１０によりクロ
ツキングされるライン６０８からなり、これは３
つの継続したサンプルの第１の４つの最大有意ビ
ツトの１つ又はそれ以上がパリテイ・エラーを含
んでいることあるいはRFドロツプアウトが生じ
たこと更には他のデータがその代りに挿入される
べきことを特定するためにドロツプアウト補償器
により使用される信号を与える。 ライン６７０のパリテイ・エラー信号はそれが
３つのサンプルの４つの接近した群の附近を越え
るかどうかを決定することによつてエラー信号を
積分する回路６７２に与えられる。もしそうであ
れば、該回路はモノマルチ６７３をトリガする。
その出力ライン６７４はORゲート６７５に与え
られる。その出力はライン６７６を介してAND
ゲート６６０，６６２及び６６４に与えられ、パ
リテイ・チエツカ出力によつて実際指示されるよ
りも長い時間の間即ち他の３〜６サンプルの間そ
れらを無能化する。これはランダム・ノイズが一
連の不良なデータのサイクルにおいて真のパリテ
イ・チエツクを発生してしまう可能性をなくし、
それによりライン６０８のパリテイ・エラー信号
の期間を伸ばす。真のパリテイ出力を発生したラ
ンダム・ノイズがライン６０８に与えられてしま
うと、良好なものとして誤つてパリテイが指示し
た不良のビデオ・データは表示ビデオ画像にフラ
ツシユあるいはブラツク・ホールを生じさせてし
まう。ランダム・ノイズが意味のある数の真のパ
リテイ指示を発生しなければ、回路６７２は一連
の検出されたパリテイ・エラーが存在する間にそ
のような生起を無能化する。 第１８ａ及び１８ｂ図に示される回路において
デコーダ回路１３８又は１４０が例えばテープの
欠陥等のため情報を再生しない時にRFドロツプ
アウトを検出する場合に、ドロツプアウト指示信
号が発生されてこれはライン６７７に与えられ、
次いでTTLレベルに変換され第１８ｂ図に示さ
れる回路６７２に与えられる。ライン６７７の信
号はゲート６７８に与えられ、その出力はライン
６７９を介してゲート６７５に与えられ、パリテ
イ・エラー信号をライン６７６に与えるようにす
る。ライン６７７の信号はモノマルチ６８１をト
リガし、その出力ライン６８０はORゲート６７
５に与えられる。マルチバイブレータ６８１によ
つて与えられる出力はドロツプアウト及びパリテ
イ・エラー信号の長さを例えば６又は９サンプル
分だけ越えるようにし、内部クロツク等がドロツ
プアウトの終了後に再び設定されるようにする。
ライン６７７の信号は論理回路２００に伸びるラ
イン６８２に複合ドロツプアウト出力信号を与
え、これはその回路が得ようとしている語同期に
対してID1及びID2を本質的に回路が処理しない
ようにする。ライン６８６に与えられるＨ／８信
号は６８８で示される回路に与えられ、この回路
は生じているパリテイ及びドロツプアウト・エラ
ーの数のエラー速度を与える。Ｈ／８信号はヘツ
ド・スイツチングが生じる速度であり、この時間
期間の間エラーはカウントされない。これらは有
効ビデオ信号に生じるエラー速度の実際の指示で
はないためである。 ライン６８２に与えられるドロツプウアト信号
の発生は第１０図の回路によつてライン１２７０
（第１８ａ図）に与えられるシーケンス・ウイン
ドウ信号によつて同期シーケンスの期間の間禁止
される。シーケンス・ウインドウ信号は、ドロツ
プアウト信号の発生を禁止するように回路に連結
された出力ライン６０５及び６０７に禁止信号を
与えるべく後続するＤラツチ６０３をセツトする
ようにワンシヨツト６０１をトリガする。複合
ID信号が第１０図の回路によつてライン１７２
６に与えられるまでこの禁止条件はライン６０５
及び６０７に留まる。複合ID信号は遅延手段に
よつて遅延せしめられるためテレビジヨン・ライ
ンのビデオ期間部分の開始の丁度前にＤラツチ６
０３をリセツトすることによつて禁止条件はライ
ン６０５及び６０７から除去される。 並列ライン５６の27ビツトのデータはデータ
る。）ているため、３状態NANDゲート８０４は
個々のメモリ回路８００を出力ラインからそれら
が活性化されない時に絶縁して、例えばRAM１
又はRAM３のようなRAMのうちの１つに対す
る個々のメモリ回路８００からの出力のみが出力
ライン７０又は７４に与えられるようにする。 図示されるようにインバータを有する制御ライ
ン８０６は第５ａ及び５ｂ図のタイミング図に関
連して図示されかつ記載されたように適切な時点
で３状態NANDゲート８０４を活性化したり無
能化したりする。ライン８０８の書込み可能化信
号はデータに関連して書込みパルスを位置決めす
るように調節されうるモノマルチ８１０に与えら
れ、出力ライン８１２は各メモリ集積回路８００
のそれぞれの書込み可能化入力に接続される。出
力ライン８１２のレベルは書込み又は読出し動作
がメモリに関連して行なわれうるかどうかを制御
する。ライン８１２に高レベルの書込みパルスが
存在しての書込みのためそれぞれのメモリRAM
２及びRAM４に与えられる。RAM１〜４のそ
れぞれは第１３図に部分的に示される特定の回路
よりなる。第１３図に示されない部分は回路の一
般的な設計の単なる冗長である。入力ライン５４
又は５６は９個のラインの３つの群に分離され、
各群は256ビツトRAM集積回路８００に伸びる。
図では集積回路８００について全27個のうちのた
だ６個を示している。ライン５４又は５６の各組
はメモリ回路８００の入力端子に接続されてい
る。同様に、メモリ回路８００のそれぞれは出力
ライン８０２を有し、これは３状態ゲート８０４
に伸びる。その出力ラインはどのRAMが識別さ
れるかに応じていずれかのライン７０，７５，１
５０又は１５４となる。しかしながら、各メモリ
回路８００からの単一の出力ラインは２対１スイ
ツチ１５２及び２４対８ビツト変換器７２に伸び
る。メモリは対で動作するように接続され
（RAM１及び３とRAM２及び４とは入出力が相
互接続されていいなければ、メモリは記憶器から
データを読出すような条件にある。書込みパルス
がライン８１２にあれば、メモリは書込みパルス
の期間の間記憶器にデータを書込むように条件づ
けられる。書込み可能化信号のためのタイミング
は第４ｂ及び５ｂ図においてRAM１〜４のそれ
ぞれに対して示されている。 各メモリ回路８００はアドレス発生器８１６に
よつて制御される８つのアドレス・ライン８１４
を介してアドレスされるため、アドレス発生器８
１６によつて発生される任意のアドレスに対して
個々のRAM集積回路８００の全てはアクセスさ
れている同一のアドレスを有する。従つて、入力
である27ビツトのデータに対して、アドレス発生
器８１６によつて発生される各アドレスに対して
１ビツトがメモリ回路８００の１つに関連して適
切に書込まれ又は読出される。アドレス発生器８
１６からのアドレス・ラインのうちのただ２個の
みが図面で正確に接続されて示されているが、他
の６個のラインも残つたアドレス・ラインに同様
に接続されている。アドレス発生器８１６はクロ
ツキングを入力ライン５４及び５６のデータに関
して適切に時間決めするように使用されるモノマ
ルチ８２０からクロツク・ライン８１８によつて
クロツキングされる。 ライン８２２に与えられるクロツク信号は、動
作モード即ち記録動作時の書込み又は読出しある
いは再生動作時の書込み又は読出しによつて決定
されるクロツクで、モノマルチ８２０をトリガす
るために使用される。クロツクは3.58MHz又は
1.6MHzのクロツクでありこれら周波数の両クロ
ツクは２つのクロツク源のうちの一方から生じ
る。記録動作時に、クロツク発生回路４２によつ
て与えられる記録クロツクの制御下でデータは
3.58MHz速度でメモリに書込まれる。記録される
べきデータはエンコーダ回路８２によつて与えら
れるクロツク信号によつて決定される1.6MHzの
速度でメモリから読出される。再生動作時に、デ
コーダ回路１３８又は１４０から発生するクロツ
ク信号によつて決定される低い1.6MHzの速度で
データはメモリに書込まれる。再生されたデータ
は局基準信号から得られかつそれに同期されたク
ロツク信号で決定される。3.58MHzの速度でメモ
リから読出される。ライン８２２のクロツクは入
力ライン５４又は５６に存在するデータに関して
書込みパルスを適切に時間決めするためにモノマ
ルチ８２０をトリガするように与えられる。アド
レス発生器８１６はライン８３０のリセツト信号
によつて記録及び再生動作の間制御される。この
リセツト信号はアドレス発生器即ちカウンタ８１
６を０にリセツトし、かつそれによつてデータは
デジタル同期シーケンスの開始時にアドレス０で
書込まれるようにする。ライン８３０のリセツト
信号は論理回路２００で発生する。再生又は記録
時に、ID1及びID2制御信号はそれぞれライン８
３２及び２３４に生じ、それらは反転されて
NANDゲート８３６に与えられる。ライン８３
４は再度反転され、アドレス発生器８１６の１つ
のアドレス入力に与えられ、メモリにデータを書
込ませるために適切な負荷数でそれをロードさせ
る。制御論理回路２００からのライン８３８の読
出しリセツト信号は適切なタイミングでメモリか
らデータの読出しを開始させるためにアドレス発
生器８１６をローデイングするためのロード信号
を発生する。 記録動作時に、RAM１〜４から読出されるデ
ータはライン７０及び７４に与えられる。これら
ラインはそれぞれ24対８ビツト変換器７２及び７
６に伸びこれら変換器の一方は第１４ａ図に示さ
れている。ライン７０又は７４のデータは８５０
で示された一連のＤフリツプフロツプに与えら
れ、これは第１４ａ及び１４ｂ図で９００で示さ
れたエンコーダ回路によつて発生されるライン８
５２上の1.6MHzクロツク信号を使用してデータ
を再クロツキングする。フリツプフロツプ８５０
によりクロツキングされるデータはライン８５８
の1.6MHzのクロツク信号によつてロードされる
多数の並直列シフトレジスタ８５６に伸びるライ
ン８５４に生じる。入力ライン８５４からのデー
タはエンコーダ回路９００によつて発生されかつ
シフトレジスタ８５６のそれぞれの出力クロツク
端子に接続したライン８６２に生じる4.8MHzク
ロツクによつて決定される３倍の高速でライン８
６０に逐次的にクロツキングされる。従つて、入
力ライン８５４に与えられる24ビツトのデータは
８ビツトのデータに変換され、これは３倍速い速
度で転送される。ライン８６０のデータはジヤン
パ８６１を通り、次いでゲート８６３を通り他の
並直列シフトレジスタ８６４に与えられる。この
出力ライン８６８は入力ライン８６６の信号の直
列化したNRZデータを含んでいる。ジヤンパ８
６１はデータ・ビツトの順序を変化するために使
用されうるので、３つの最大有意ビツトを互に近
接しないようにでき従つて直列データに変換され
た後に直列データ内で互に接近することはない。
これは２対４ビツトの期間を有するドロツプアウ
トによる最大有意ビツツトの全てを失なう可能性
を減ずる。データの順序を変化する場合に、回路
５０及び５２にジヤンパ６１５（第１８ａ図）を
使用することにより再生時にその適切な順序に戻
すように同様に変化せしめられなければならな
い。入力ライン８６６のデータのクロツク速度は
上述したように4.8MHzであり、この速度の８ビ
ツト・データからなる。直列出力を与えるため、
データは4.8MHzの９倍即ち約43MHzのクロツク
信号を使用してライン８６８にクロツキングされ
る。入力ライン８７０に生じている各８ビツト語
にパリテイ・ビツトを加えるためクロツク速度は
８倍ではなく９倍高速である。８ビツト語はパリ
テイ発生回路から発生する。 最大有意ビツト、３つの継続したデータ語に対
する第２、第３及び第４の最大有意ビツトはパリ
テイ発生回路８７２，８７４及び８７６に与えら
れ、かつシフトレジスタ８５６に与えられる。従
つて、パリテイ発生器８７２に与えられる３つの
ライン８５４は３つの継続したサンプルの最大有
意ビツトからなる。同様に、パリテイ発生器８７
４への入力である３つのラインは３つの継続した
サンプルに対して最大有意ビツトを構成し、パリ
テイ発生器８７６に与えられる６個のラインは３
つの継続したサンプルに対する第３及び第４の最
大有意ビツトを構成する。パリテイ発生器は対応
するパリテイ発生器に与えられる偶数の論理１が
データ内に生じた場合に、入力でデータを測定
し、かつ各出力ライン８７８のそれぞれに低レベ
ルを与える。３つのライン８７８は、並直列シフ
トレジスタ８８４に接続されるライン８８２にデ
ータを与えるようにライン８８０の1.6MHzのク
ロツクによつて再クロツキングされる。シフトレ
ジスタ８８４は、ライン８８２のそれぞれからの
パリテイ・ビツトが並直列シフトレジスタ８６４
に伸びる出力ライン８７０に直列的に与えられる
ようにライン８８６の4.8MHzのクロツクによつ
てクロツキングされる。本発明において、調べら
れる特定の有意ビツトは３つの継続したサンプル
からのものである必要はなく、３つの個々のサン
プルのものであればよい。しかしながら、３つの
継続したサンプルはそれらが３つの継続した８ビ
ツト・データ語の並列存在の形で同時に存在する
ため最も便宜的である。 当該回路によつて使用される周波数、即ち
4.3MHz、4.8MHz、1.6MHzのクロツクは８９０で
示される86MHz発振器によつて生ぜしめられる。
これはエンコーダ９００の動作に対して基本タイ
ミング基準を与える。発振器８９０は、ライン８
９６，８９８に86MHzの信号を発生するために、
レベル及び成形回路８９４に与えられる出力信号
をライン８９２に与える。86MHzクロツク信号ラ
イン８９６は後述するフオーマツトでエンコーダ
９００で符号化された後に直列化データを再クロ
ツキングするために使用される。ライン８９８の
86MHzの信号は１対の÷２分周器９０２及び９０
４に与えられる。分周器９０４はライン９０６及
び９０８で相補位相となつた約43MHzの信号を生
じさせる。相補位相の43MHzの信号はエンコーダ
９００によつて使用されるライン９１１及び９１
２の43MHzのクロツク速度で逆位相の極めて狭い
パルスを生じさせるようにパルス狭幅化論理回路
９０９及び９１０に与えられる。÷２分周器９０
２は、ライン９１６に1.6MHzのクロツクを、ラ
イン８５２にTTLレベルの1.6MHzのクロツク
を、またライン８６２に4.8MHzのクロツクを発
生するように使用される３つの連続した÷３分周
器９１４の最初のものに接続される。 ライン８６８の43MHzの速度でクロツキングさ
れている直列化NRZデータはミラー「２乗」チ
ヤンネル・コード（それは自己クロツキング、非
DC形のコードである）にデータを符号化するエ
ンコーダ９００に与えられる。非DCコードは１
論理状態をある時間維持することによる符号化デ
ータへのDC成分の導入を回避する。記録及び再
生装置はDCでは伝送を行なわないため、記録さ
れるべき符号化データ内に直流成分が存在するこ
とは再生時のデータの再生にエラーを導入する。
このような非DC形のコードについての詳細は本
出願人に係る米国特許第4027335号を参照された
い。 DCで伝送しない制限された帯域情報チヤンネ
ルにおいて、２進波形は零交差位置のひずみを受
け、これはこの装置の高速データ特性の直線応答
補償回路によつても完全に除去され得ない。これ
らひずみはベース・ライン・ウエンダ（base−
line−wander）として普通に呼ばれており、SN
比を減少させ、信号の零交差点を変化し、これに
よりデコーダのビツト再生の信頼性を低下させ
る。記録及び再生方式において使用される普通の
伝送フオーマツト即ちチヤンネル・データコード
は米国特許第3108261号を参照されたい。ミラ
ー・コードにおいて、論理１は特定の位置、好ま
しくは中央セルでの信号転移によつて表わされ、
論理０はより早い位置例えばビツト・セルの先導
端近くでの信号転移によつて表わされる。ミラ
ー・フオーマツトは中央位置での転移を有する期
間に続く１ビツト期間の開始で生じる転移を制御
する。これら態様で発生された波形の非対称性は
符号化した信号にDC成分を生じさせる。本装置
で使用するいわゆる「ミラー２乗コード」（米国
特許第3108261号参照）は元のミラー・フオーマ
ツトのDC成分を除去したもので、大きなメモリ
を必要とせずまた符号化及び復号化の動作におい
てクロツク速度の変化を必要としない。米国特許
第4027335号に記載されているように、ミラー２
乗フオーマツトにあつて、データのストリームは
３つの形式の種々の長さのシーケンスの組合せか
らなる。即ち、(a)、形式1111……111のシーケン
ス、いくつかの数の論理１を有しているが論理０
はない。(b)、0111……1110のシーケンス、継続し
た奇数個の１つを有するかあるいは１が存在せ
ず、０は最初及び最後の位置に生じる。(c)、0111
……111のシーケンス、０が先行し、継続した１
は任意の偶数個である。(c)のシーケンスは次のシ
ーケンスの最初が０である時のみ生じる。(a)及び
(b)のシーケンスは米国特許第3108261号に記載さ
れたコード規則に従つて符号化される。(c)シーケ
ンスでは最後の１のビツトを除く全てのビツトが
符号化され、この１に対しては転移が単に抑制さ
れる。この抑制によつて、(c)のシーケンスは(b)と
同じ形式になり、最後の論理１は論理０となる。 定義により、(c)のシーケンスは次のシーケンス
の始めの論理０で終る。後続の０から(c)のシーケ
ンスを分離するための転移は許されない。従つ
て、デコーダは、普通に符号化された論理１に転
移なく２ビツト期間が続くと論理１及び０はこれ
ら期間の間継続して与えられねばならないという
ことを確認する必要がある。エンコーダ９０ｃか
らのライン８６の出力はミラー２乗フオーマツト
の直列化された符号化データを与え、これは例え
ば増巾器８８及び９０に与えられる。増巾された
信号は磁気テープへの記録のため変換ヘツドに送
られる。 再生時、ヘツドホイール１０８に支持された変
換ヘツド９６はトラツクの信号を再生し、それを
第１５図に１つだけ示された前置増巾器１０９に
与える。入力ライン９５０は回転（ロータリー）
トランスに接続され、それにより誘導された信号
は増巾され、出力ライン１１１に生じる。次いで
増巾器１０９の１つを等化器１１８または１２０
に伸びる出力１１４または１１６に選択的に接続
する２対１スイツチ１１０に与えられる。 第１６ａ図において、増巾器１０９の出力は、
ライン９７４及び９７６に与えられるヘツド・ス
イツチング信号によつてそれぞれ制御されるダイ
オード・スイツチ９７０及び９７２に伸びるライ
ン１１１に生じる。これら増巾器の１つからの信
号は適切な時間に関連したスイツチを通り等化器
の入力を表わすライン１１４に表われる。ライン
１１４は、低周波補償器９８２と高周波補償器９
８４とを含むオクターブ当り6dB増大する応答制
御器９８０に接続した増巾器９７８に接続する。
これら両補償器は再生ヘツドの一定でない振巾／
周波数応答を補償する。周知のように、再生ヘツ
ドと前置増巾器の組合せの出力電圧はオクターブ
当り6dBの速度で低周波で上昇し、高周波では低
下する。この結果、再生信号の全体的なフラツト
な振巾応答が得られるようにするために、等化器
は低及び高周波域で振巾をブーストする必要があ
る。このブーストを行なうため、回路９８０は半
データ速度、即ち本実施例では21.5MHzのわずか
上方にカツトオフ周波数を有するLPF９９２に
接続した増巾器及びライン・ドライバ９９０に与
えられる。回路９９０及び９９２はオフ・テープ
信号に存在する高周波ノイズの影響を最少にする
ように設計される。LPF９９２は第２のライ
ン・ドライバ９９６（第１６ｂ図）を駆動する位
相等化器９９４に接続される。ライン・ドライバ
９９６は出力ライン９９８を有しこれはバランス
変調回路１０００と他のバランス変調回路１００
４（第１６ａ図）に接続されている遅延線１００
２と第３のバランス変調器１００８に伸びる第２
の遅延線１００６とに接続される。バランス変調
器１０００，１００４及び１００８の出力は共通
加算点１０１６に接続されるそれぞれのライン１
０１０，１０１２，１０１４に生じる。加算点１
０１６はライン１０２４に等化された出力を与え
るリミツタ１０２２にトランス１０２０を介して
接続した増巾器１０１８の入力を表わす。１０２
６で示された回路は回復した信号のRFドロツ
プ・アウト信号を与える。 等化器の出力１０２４とライン・ドライバ９９
６との出力の間の回路は再生時に生じるミラー２
乗データのストリームの信号内干渉を補償する。
この干償はデータ・ストリーム内に生じた信号の
零交差の位置の歪であり、前後に生じる信号転移
の影響により生じる。第１６Ｃ，１図には、転移
間で３つのデータ・セルを有する比較的に長い波
形１０３０が示され、この後に２つの継続した短
い波形１０３２及び１０３４が続き、これらは転
移間で１つのデータ・セルのみを有している。第
１６ｃ，２図に示されるように、第１６Ｃ，１図
に示される信号のための記録の深さは短い波形に
対するよりも長い波形即ち低周波に対しての方が
大である。従つて、振巾は、より短い波形に関連
した部分１０３８及び１０４０のいずれか一方に
対するよりも、より長い波形１０３０に関連した
部分１０３６に対しての方が大である。従つて、
この記録の深さは長い波形の転移から短い波形へ
の零交差点（第１６ｃ，１図に示される零交差点
１０４２）の位置を歪ませ、この歪は振巾応答、
位相応答共に影響を及ぼす（位相応答は極めて大
きく影響される。）。長い波形の転移は点線で示さ
れるように位相遅れとなり、位置１０４４で零交
差点を有し、また点線で示されるように位相進み
となり、位置１０４６で零交差点を有する。 ライン・ドライバ９９６（第１６ｂ図）の出力
ライン９９８と加算点１０１６との間の回路は、
振巾及び位相が時間的に前に生じた信号及び時間
的に後に生じる信号に関して偏位して比例してい
る補正信号を算術的に加算することによつて歪を
補正する。これは次のようにして達成される。
(a)、ライン９９８の信号を第１の遅延線１００２
を介してバランス変調器１００４に与える。変調
器１００４は、１1/2データ・セルの公称値に対
応する第１の予定の時間だけ加算点に到達するこ
とから遅延せしめられる出力信号を与える。(b)、
この信号を第１の遅延線１００２及び第２の遅延
線１００６を介してバランス変調器１００８に与
える。変調器１００８は通常約３データ・セルで
あるより大きな量だけ遅延されたライン１０１４
の出力ラインを加算点１０１６に与える。(c)、ラ
イン９９８の信号を直接バランス変調器１０００
に与える。これは加算点１０１６に与えられる出
力信号をライン１０１０に、ライン１０１２及び
１０１４のいずれかの出力の前に与える。所定の
時間にライン９９８に存在する信号の与えられた
サンプルに対し、それはバランス変調器及び遅延
線を介し、処理され、当該サンプルの直ぐに前後
に生じたものをサンプリングすることになるため
時間的に３つの継続した点で加算点１０１６に達
する。従つて、信号を遅延線とバランス変調器に
通すことにより、直ちに先行しあるいは後続する
サンプルで当該サンプルを位相的に変更すること
になる。振巾について優勢な信号はバランス変調
器１００４からの信号であり、他のバランス変調
器１０００及び１００８からの出力は振巾がそれ
に比例して小さくなり、これらは優勢信号の零交
差部分のエラーを補正するために優勢信号に加算
される。第１６ｃ，１図を参照すれば、点１０４
６で示されるように位相先行した要素信号を加え
ることによつて、点１０４４で示される零交差点
の位相の遅れは結果として得られた零交差点が点
１０４２として示される位置に正しくシフトされ
るように補償されうる。 バランス変調器の動作の説明のため、第１６ａ
図に示されるバランス変調器１００４に特に参照
する。トランジスタ１０５０によつて表わされる
定電流源が設けられており、これはトランジスタ
（以下Trと略記）１０５４及び１０５６のエミツ
タに伸びるライン１０５２に電流を与える。全電
流は２つの路に分流され、Tr１０５６に流れる
電流はTr１０５４に流れて電流を全電流より減
じたものに等しい。Tr１０５４のベースはバラ
ンス変調回路１００４の出力を制御するように調
節されうる可変抵抗１０５８に接続される。Tr
１０５４及び１０５６のそれぞれを流れる電流は
Tr１０６０ａ，１０６０ｂ，１０６２ａ及び１
０６２ｂの利得を制御する。Tr１０６０ａ，１
０６２ｂのコレクタは共に接続され、逆位相にさ
れているため、Tr１０５４及び１０５６を流れ
る電流が等しければ、Tr１０６０ａ及び１０６
２ｂのための利得は等しくなり、ライン１０６４
の電流は零となり、これによりTr１０６６は非
導通になり零出力をライン１０１２に与える。し
かしながら、それらが等しくなければ、どのTr
１０６２ａ，１０６２ｂが導通しているかにより
位相が変化する電流が生じる。遅延線１００２か
らの入力信号はｒ１０６０ａ及び１０６２ａのベ
ースに与えられ、ライン１０１２の出力に反映し
て入力信号の振巾のある比例部分となり更に可変
抵抗１０５８のプリセツト調節に従つて位相シフ
トされる。 他のバランス変調器も実質的に同様に動作する
ために、それからの出力は振巾調節され入力信号
の振巾のある部分はデータに存在する信号内干渉
を補償する。加算信号の振巾は約10〜15％の間で
一般的に変化するが、約30％に達しうる。いずれ
においても振巾は補償を充分になすに必要なもの
でなければならない。これに関連して、バランス
変調器１０００はライン１０７０によつて制御さ
れるバランス変調器１００４のTr１０５４に対
応するTrを有し、バランス変調器１００８の同
様のTrはライン１０７２によつて制御され、そ
の両者は信号内干渉が最小になるように位相及び
振幅補償を変化するためにバランス変調器を調節
することができる操作者によつて制御されること
ができる可変電流源に接続せしめられる。 ミラー２乗コードで依然として符号化されてい
る等化データは２つのスイツチ１２８及び１３０
に接続されるライン１２４及び１２６に与えら
れ、これらスイツチは一方の等化器の出力を選択
し、該出力をライン１３２及び１３４を介して回
路１３４または１４０の一方に与えるようになつ
ている。スイツチ１２８及び１３０は復号化され
ている継続したテレビジヨン・ラインが上述した
ようにビデオ画像のわん曲した（garbled）表示
を最適に生じさせるような記録に関連して反転さ
せる場合に、必要に応じて等化器出力を反転する
ようになつている。スイツチ１２８及び１３０は
論理回路２００によつて発生されるライン１４２
上の信号によつて制御される。 ミラー２乗符号化データを復号化するために使
用され得る特定の回路はクロツクを自己クロツキ
ング・データから回復し、データを直並列化する
と共にドロツプアウト処理を行ない、それを第１
７ａ及び１７ｂ図に示されるように９ビツト並列
データに変換する。ミラー２乗データはライン１
３２にMECL形で入力され、これは本質的には
43Mビツトの速度で生じる。転移がビツト・セル
の開始点及び中央点の両者で生じ、セツト・セル
は43Mビツト速度であるためである。データは入
力でMECL形であるが、この回路はミラー２乗
データを受け入れるように変更されることがで
き、これによつて論理信号転移はビツト・セルの
開始点あるいは中央点で生じるパルスとなる。従
つて、３段リミツタ１１００の最後の段の相補出
力の一方は一連の３つの排他的OR（EXCL−OR）
ゲート１１０２に与えられ、これらゲート１１０
２に与えられ、これらゲートは各零交差点で出力
ライン１１０４にパルスを発生する。発生された
パルスは狭帯域通過フイルタ１１０６に供給さ
れ、次いで矩形波を発生するリミツタ１１０８に
入力される。リミツタの出力はライン１１０８に
入力される。リミツタの出力はライン１１１０及
び１１１２に現われ、ライン１１１２は同様狭帯
域通過フイルタである他のフイルタ１１１４に伸
びる。フイルタ１１１４の出力は他のリミツタ１
１１６に与えられ、この後段には他の狭帯域フイ
ルタ１１１８及びリミツタ１１２０が続き相補出
力を有するバツフア１１２４（第１７ｂ図）に接
続されるライン１１２２に86MHzの矩形波を生じ
させるようにする。相補出力の１つは第１図に示
されるようなデコーダによつて使用され得る86M
Hzのクロツクをライン１３９に与えるバツフア１
１２６に与えられる。クロツク挿入回路の狭帯通
過フイルタは約2MHzの帯域通過を有する。 １つのチヤンネルにRFドロツプアウトが生じ
た場合に、他のデコーダからの86MHzのクロツク
は適切なデータ語同期を保持することができるよ
うに回路をクロツキングするために使用され、そ
れによつてドロツプアウトが終つた時にデータを
瞬時に回復することできるようになる。ドロツプ
アウトが両チヤンネルに同時に生じることは極め
て希であるため、86MHzのクロツクが回路をクロ
ツキングする際に使用されるデコーダの一方また
は他方によつて回復され得る可能性は大である。 一連のリミツタ及び狭帯通過フイルタは継続的
により正確な83MHzクロツクを与え、このクロツ
クはライン１３２で受けられているデータをクロ
ツキングするために使用される。第１のリミツタ
段１１００の相補出力は符号化されたデータを含
み、これはライン１１２８を介して遅延手段１１
３０に与えられ、これはライン１１３２によりタ
ツプがとられ、かつライン１１１０の信号でクロ
ツキングされるフリツプフロツプ１１３４のＤ入
力に与えられる。従つて、フリツプフロツプ１１
３４によつて符号化されたライン１１３６のデー
タ出力はデータそれ自体からの回復したクロツク
により再クロツキングされ、それによつて極めて
速い速度の36Mビツト・データに存在する伝搬及
びタイミング遅延のために存在するようなあるエ
ラーを除去する。再クロツキングされたデータを
含むライン１１３６は、バツフア１１２４と接続
した１つの入力を有するバツフア１１４２によつ
て出力されるライン１１４０の良く規定された
83MHzのクロツク信号によつてクロツキングされ
るＤフリツプフロツプ１１３８に接続される。フ
リツプフロツプ１１３８はデータを２度再クロツ
キングし、それにより伝搬及び他の時間遅延のた
めに存在する全てのエラーを除去する。再クロツ
キングされたデータはライン１１４４に生じ、３
つのEXCL−ORゲート１１４６，１１４８及び
１１５０に与えられ、、このうちの２つはデータ
それ自体に生じる各転移に対してそれぞれの出力
ライン１１５２及び１１５４に狭いパルスを与え
る。 バツフア１１４２の他の出力はバツフア１１６
０に与えられる。これは÷２フリツプフロツプ１
１６２をクロツキングする１つの出力を有しかつ
バツフア１１６６に与えられる他の出力のための
ライン１１６４も設けられている。÷２フリツプ
フロツプ１１６２の出力はライン１１７０の43M
Hzの信号であり、これはバツフア１１７２を通
り、その後フイルタ１１７４によつてフイルタリ
ング即ち濾波される。フイルタ１１７４に濾波の
遅延特性により信号の瞬時変化または位相の変化
と抵抗することによつてクロツクを同一位相に維
持することができるフライホイール回路の一部を
構成する。43MHzのクロツクの位相は異なつて位
相決めされた信号の数個のサイクルが生じるまで
変化しない。フイルタ回路１１７４の出力はバツ
フア１１８０を介して他のバツフア１１８２に接
続されるライン１１７８に生じ、バツフア１１８
２の出力ライン１８４はＤフリツプフロツプ１１
８６，１１８８，１１９０，１１９２及び１１９
４からなるシフトレジスタをクロツキングするよ
うに使用される43MHzのクロツクを含んでいる。
バツフア１１８２の相補出力は÷９分周器１２０
０をクロツキングするように使用される出力のラ
イン１１９８を有したORゲート１１９６に供給
される。÷９分周器１２００はライン１１８４で
受けられた９つ毎の43MHzのクロツク信号に対す
る出力をライン１３１６に与えるように接続され
た４つのフリツプフロツプによつて形成されてい
る。以上の記載はミラー２乗符号化データを復号
化するために使用されるクロツクの発生に関連す
る。 次にミラー２乗符号化データを復号化するため
の構成として第１７ａ図を参照する。EXCL−
ORゲート１１４６は、データ転移がビツト・セ
ルの中央あるいはその開始点で生じるかどうかに
よりデータ転移毎に１つのパルスを生じさせる。
これらのパルスは、ライン１１８４によつてクロ
ツキングされるゲート１２０８によつて供給され
る他の入力ライン１２０６を有するゲート１２０
４にライン１１５２を介して与えられる。ゲート
１２０４は論理１検出器として働き、論理１が検
出された時にライン１２１０に真即ち高レベルの
出力パルスを与える。ライン１２１０はシフトレ
ジスタの第１の段フリツプフロツプ１１８６を論
理１に設定する。シフトレジスタを構成する継続
した４つのフリツプフロツプは論理１状態を伝搬
するために43MHzのクロツク信号によつてクロツ
キングされる。符号化データを解読するために使
用されるミラー２乗コードの規則によれば、ある
論理１はDC成分を除するようにデータ・ストリ
ーム内で抑圧される。この抑圧された論理１の存
在を検出するために、EXCL−ORゲート１１５
０からの出力ライン１１５４は各転移で短いパル
スを生じさせ、これはバツフア１２１４を通り、
転移が生じる時にライン１２１６にリセツト・パ
ルスを与える。３つのフリツプフロツプ１２１
８，１２２０及び１２２２からなる８ビツト・カ
ウンタはカウント値が５あるいはそれ以上に達し
た時にライン１２２４に出力信号を与えるように
なつている。８ビツト・カウンタはライン１１６
４、バツフア１１６及びライン１２２６を介して
86MHzのクロツクによつてクロツキングされる。
86MHzのクロツクの５つの期間のカウント値は検
出時に論理１が符号化処理時に抑圧されたことを
指示する43Mビツトの２1/2セルに対応する。転
移が36MHzのクロツクの５つのカウンタの前に生
じるならば、このカウンタは転移の生起時にリセ
ツトされる。カウンタがライン１２２４に出力信
号を与えると、それは出力ライン１２３０に狭い
パルスを発生するようにゲート回路１２２８を通
して与えられ、シフトレジスタのフリツプフロツ
プ１１９０のセツト入力に与えられ、それにより
符号化処理時にそれが抑圧された適切な時点で論
理１を挿入する。シフトレジスタの最後のフリツ
プフロツプ１１９４の出力はライン１２３２に生
じ、これは直列対並列シフトレジスタ１２３４に
与えられる復号化非零対零データを支持する。こ
のシフトレジスタは回路５０及び５２に伸びる出
力ライン１４６または１４８を有するそれぞれの
フリツプフロツプ１２３８に与えられる８並列ビ
ツトのデータをライン１２３６に発生する。ライ
ン１２３２のデータは同期語速度であつてかつ出
力ライン１２４４に与えられるパリテイ・ビツト
を得るように時間決めされたライン１２４２によ
つてクロツキングされるＤフリツプフロツプ１２
４０に与えられる。ライン１２４２の同期語速度
関連信号は4.8MHzの速度で生じ、並列データの
ビツトを含むフリツプフロツプ１２３８をクロツ
キングするためにも使用される。 第１７ａ及び１７ｂ図の回路はまた語同期を得
るため即ち８ビツトの単一のサンプルを含む適切
な８ビツトの直列化されたデータを適切なパリテ
イ・ビツトと共に識別するようにも動作する。語
同期検出は記録処理時にシーケンス・アダー４０
によつて加えられたデジタル同期シーケンスを検
出することによつて達成される。より詳細には、
「105」シーケンスは、直列化された時でかつパリ
テイが加えられた後に、シーケンス「101」が続
いた２４の継続した０として表われる。第１７ａ
図のEXCL−ORゲート１１５０を再度参照する。
その出力線１１５４はバツフア１２５０にも与え
られ、これはパルスがデータ・ストリームの各転
移の間に表われる出力のライン１２５２を有して
いる。ライン１２５２の信号は、４つの総続した
ゲート及びバツフア１２５８，１２６０，１２６
２及び１２６４と共にデジタル・シーケンス
「101」の生起を検出する１対のフリツプフロツプ
１２５４及び１２５６をリセツトする。しかしな
がら、「101」シーケンスは、処理されるテレビジ
ヨン信号の有効ビデオ・データ期間の種々の位置
で容易に生じてしまいこの理由で入力ライン１２
７０は、「005」シーケンスが生じている時間期
間、即ち各水平期間内の約４〜５マイクロ秒の期
間の間のみ真であるシーケンス・ウインドウ信号
を有し、ライン１２７０のこの信号はライン１２
８０を介してORゲート１２７８に接続したOR
ゲート１２７６に接続した出力ライン１２７４を
有するゲート１２７２に与えられる。シーケン
ス・ウインドウ信号は第１０図の回路によつて発
生される。出力ライン１２７９はシーケンス・ウ
インドウの間のみゲート１２６４を活性化するた
め、ゲート１２６４からの出力ライン１２８６及
び１２８８の真の信号はシーケンス・ウインドウ
の存在の間に「101」シーケンス検出に対して生
じるだけである。ライン１２８６は÷２分周期１
１６２（第１７ｂ図）を制御するために使用され
るため、それは43MHzクロツク位相補正を維持す
るため及びビツト同期を得るために適切な時間で
リセツトされることになる。NANDゲート１２
６４の他の出力即ちライン１２８８の信号は、他
の入力ライン１２９４が活性化されている限り信
号を出力ライン１２９２に与えるNANDゲート
１２９０に与えられる。「101」シーケンス検出器
はデータ・ストリームそれ自体から得られる（バ
ツフア１１６６及びライン１１６４を介して）ラ
イン１２２６のクロツク信号によつて駆動される
ため、それは常にデータ・ストリームに関して位
相合せされている。検出器は「101」シーケンス
をそれが存在しかつ検出器が活性化されている限
り常に検出する。これはシーケンス・ウインドウ
の間に生じる。ゲート１２９０は、デジタル同期
「105」シーケンスの間に生じるビツト・ストリー
ム２０の継続した０の生起が検出される時にのみ
活性化される。これは「101」の検出の前に生じ
る。 ２０の継続した０の検出のため、第１７ｂ図を
参図する。カウンタ１２９６はシフトレジスタに
よりシフトされているデータ、特に論理１が生じ
る場合にカウンタをリセツトするように働くフリ
ツプフロツプ１１９２の出力に生じるデータを調
べる。カウンタ１２９６はバツフア１３００から
発生されるライン１２９８の43MHzクロツクによ
つてクロツキングされる。このカウンタは、２０
の継続した０が生じるとライン１３０２に出力信
号を与える。この出力信号はNANDゲート１３
０８がライン１３１０の真の信号によつて活性化
される（これはシーケンス・ウインドウの発生の
間生じる）場合にそのゲートを通して伝送される
ライン１３０６の信号を与えるモノマルチ１３０
４（第１７ａ図）をトリガする。NANDゲート
１３０８が活性化されると、この活性化信号はゲ
ート１２９０を活性化するためラインの真の信号
はテレビジヨン・ライン毎の水平ブランキング期
間の間生じるシーケンス・ウインドウ時の「101」
シーケンスの検出に応じて生じかつORゲート１
３１４（第１７ｂ図）に与えられる語同期信号を
与える。このゲートは÷９分周器１２００のリセ
ツト入力に接続された出力ライン１３１６を有す
る。分周器１２００の出力はORゲート１３２０
に接続されたライン１３１８に生じ、これはクロ
ツクの９カウント毎にそれ自身リセツトする作用
を有し、従つてカウンタ１２００を形成するフリ
ツプフロツプを÷９カウンタに適応させる。ゲー
ト１３１４の出力ライン１３１６は、ライン１３
２８に1.6MHzのデコーダ・クロツクの出力を生
じさせる÷３分周器１３２６をクロツキングする
出力を有するモノマルチ１３２２のクロツク入力
に伸びる。ライン１３２４は43MHzのクロツクを
９で割つた4.8MHzの信号を与え、これはバツフ
ア１３３０を通り、ライン１３３２に4.8MHzの
デコーダ・クロツク信号を生じさせる。ライン１
３２４はフリツプフロツプ１２３８をクロツキン
グする4.8MHzクロツクを支持している出力ライ
ン１２４２を有するバツフア１３３４によつても
接続される。ライン１３２８及び１３３２は、上
述したように再生動作時に、回路５０及び５２と
同様にRAM１〜４をクロツキングするために使
用されるデコーダ・クロツクを与える。 ÷２カウンタ１２００の出力はフライホイール
回路１３４０にライン１３３８を介して与えられ
る。これは語同期の突然のステツプを防止するよ
うに作動できかつ30〜40サイクルの語同期のため
ライン１３４２のその出力に4.8MHz信号を与え
る。ライン１３４２の信号はライン１３４８を介
してモノマルチ１３４６をトリガするフリツプフ
ロツプ１３４４に与えられる。モノマルチ１３４
６は単に信号を適切に時間決めするためのもの
で、ライン１３５０の出力を有し、これはライン
１３５８に極めて幅の狭いパルスを生じさせる遅
延装置１３５２及び１３５４とゲート１３５６と
からなる微分回路に接続される。このパルスはラ
イン１３６４に信号がある時のシーケンス・ウイ
ンドウの間、ゲート１３６０を活性化する。これ
はライン１３６２の出力を有し、ライン１２９２
の「101」シーケンス検出器出力が、ある理由の
ため、例えばドロツプアウト等のため存在しない
場合に÷９カウンタ１２００をリセツトするため
にORゲート１３１４を活性化する。従つて、÷
９カウンタは「101」シーケンス検出器によつて
あるいはライン１１９８のクロツクパルスが一時
的に欠如した時にはフライホイール・リセツト回
路によつて適切にリセツトされる。この回路動作
の重大な点は数10サイクルに渡つて比較的に一定
の速度で同期語を維持すること並びにクロツクカ
ウントの欠如に対してまたは「101」検出が数回
生じないこと等に対して上記速度を変化しないこ
とである。 デコーダのそれぞれは86MHzのクロツクを互に
与えるようになつており、第１７ｂ図のものは
86MHzのクロツクをライン１３９に与え、図示の
デコーダは第１７ａ図に示されるように他のデコ
ーダからライン１４１で86MHzのクロツクを受け
る。こはRFチヤンネルにおいてデコーダの１つ
に生じるドロツプアウトを補償することにあり、
もしこれが生じれば、他のチヤンネルからのクロ
ツクは同期語のタイミングを保持するように回路
のクロツキングを維持すべく使用可能となる。こ
れによりロツク信号が維持されるため、問題のチ
ヤンネルからのクロツクはドロツプアウトが終つ
た後の信号の再生起の時に再獲得され得るように
なる。RFドロツプアウトの生起の検出はクロツ
ク信号の不在の指示を与えるか、RF信号の欠如
の検出以外の指示は使用されるべき他のチヤンネ
ルからクロツク信号を生じさせるように便宜的に
使用され得る。 等化器１１８からの検出されたRFドロツプア
ウトはライン１０２８でバツフア１３７０に与え
られる。この出力は第１の積分段１３７２に与え
られ、これは86MHzのクロツクを与えるバツフア
１１７２からライン１３７６によつてクロツキン
グされるフリツプフロツプ１３７４によつて再ク
ロツキングされる。フリツプフロツプ１３７４の
出力はゲート１３９０の１つの入力１３７８に伸
びる。それはORゲート１３８２から伸びるライ
ン１３８０によつて供給される他の入力を有して
いる。ゲート１３８２への入力はバツフア１３８
４と、Ｈ／８の信号即ちヘド・スイツチングの信
号を有するライン１３８８によつてトリガされド
ロツプアウト指示をこの時間発生させないように
するモノマルチ１３８６とを介して供給される。
この信号はヘツド・スイツチがドロツプアウトを
生じさせた間での他のチヤンネル・クロツクへの
スイツチングを防止する。入力ライン１３７８及
び１３８０のいずれかはORゲート１３９０を活
性化し、信号を出力１３９２に与える。これは出
力フリツプフロツプ１２３８に伸びこれをリセツ
トする。それによつて出力ライン１４６にドロツ
プアウト指示を与える。これは回路５２によつて
即ちドロツプアウト補償器１６０によつて使用さ
れる。NANDゲート１３９０の他の出力はライ
ン１３９４を介して第２の積分器１３９６に供給
される。これはドロツプアウト信号を積分し、実
際のドロツプアウトの存在を確認する。この積分
された信号は伸長回路１４００に接続したフリツ
プフロツプ１３９８に接続される。回路１４００
は、当該デコーダ回路をクロツキングする際に使
用される他のデコーダからの86MHzの信号を通過
させるようにゲート１４１８を活性化する出力ラ
イン１４１６を有したフリツプフロツプ１４１４
のリセツト端子に接続した出力ライン１４０２を
有する。伸長回路は、RF信号が充分に戻されか
つ当該デコーダからの36MHzクロツクが再度使用
される前にそれが得られるようにするために実際
のドロツプアウトの期間を越えて予定時間の間ド
ロツプアウト指示を保持する。 従つて、ドロツプアウト信号が生じると、遅延
パルスがライン１４０２に生じる。これはフリツ
プフロツプ１４１４をリセツトする。ドロツプア
ウトが終るとパルスがライン１４０４に生じる。
これは伸長回路１４００によつて伸長されない。
そしてゲート１４１０の１つの入力を与える（他
の入力ライン１４０２によつて与えられる。）ラ
イン１４０８に出力信号を与えるゲート１４０６
に与えられる。ゲート１４１０の出力ライン１４
１２はフリツプフロツプ１４１４をセツトする。
その出力ライン１４１６はNANDゲート１４１
８を無能化するため、他に入力ライン１４２０の
86MHzのクロツクはもはやクロツキングされ得な
い。しかしながら、当該デコーダの動作をそれが
受けるデータ・ストリームから当該デコーダによ
つて与えられるクロツクに戻す前に、それがビツ
ト同期されていること即ち回路をクロツキングす
るために使用される43MHzのクロツクが適切に同
期されていてデータ・セルの中央での論理１を復
号化することを確認することが所望される。43M
Hzのクロツクは86MHzのクロツクを２で割ること
によつて与えられるため、この分周を行なう分周
器１１６２は適当な時間でリセツトされる。これ
は、RFドロツプアウトの実際の終了及び伸長さ
れたドロツプアウトの終了との間の時間差である
約６〜12語の時間期間の間活性化される入力ライ
ン１４０２及び１４１６を有したゲート１４１９
によつて達成され、このゲートは「101」検出器
を活性化するライン１２７９の信号を生じさせる
ゲート１２７８に与えられる信号をライン１４２
１に与える。これがなされると、有効ビデオまた
は同期シーケンス内での「101」シーケンスの生
起はフリツプフロツプ１１６２をリセツトしかつ
43MHzクロツクを適切に同期するリセツト・パル
スをライン１２８６に与える。ライン１４２０の
43MHzのクロツクを支持するライン１４１によつ
て供給される入力を有するバツフア１４２６から
ライン１４２４の86MHzのクロツクでクロツキン
グされる÷２分周器１４２２から発生する。ライ
ン１４１６がゲート１４１８を活性化すると、
43MHzのクロツクは÷９分周器１２００のクロツ
ク入力に伸びる出力ライン１４３０に生じ、従つ
てライン１１９８に供給されたがライン１３２で
のデータを有するチヤンネルのドロツプアウトに
より存在しないものの代りに上記クロツクを供給
する。÷２回路１４２２は分周器の動作に関連し
て適切な時間で他のデコーダからのクロツクを主
コーダに切換える÷９分周器１２００によつてク
ロツキングされるライン１４３２の信号によつて
リセツトされる。従つて、上述した動作で、各デ
コーダは通常動作時にミラー２乗符号化したデー
タからクロツク周波数を効果的に得て、他のデコ
ーダからのこの得たクロツクをドロツプアウトが
問題のチヤンネルに生じた時に使用しそれによつ
て基本語同期がドロツプアウト時に維持されるよ
うにする。 RAM１〜４の動作の制御はクロツク発生器及
びスイツチヤ回路１９６及び論理回路２００（第
１図）によつてなされ、この詳細回路は第７，
８，９及び１０図に示されている。 最初にメモリ制御回路のメモリ及びクロツク回
路である第９図を参照する。この部分は記録また
は再生動作が生じているかどうかによりRAM１
〜４に適切なクロツクを供給するようになつてい
る。従つて、操作者によつて制地される外部スイ
ツチから、４つの入力ライン１４５０，１４５
２，１４５４及び１４５６は当該装置を４つのモ
ード、再生（プレイ）、記録、EE及び試験の各モ
ードに置くことができる。EE動作時に、データ
は単にメモリに書き込まれるだけであり、その後
同一のクロツクを使用して読出しを行ない、実際
の記録及び再生動作をバイパスする。これは回路
の当該部分の試験を与える。いずれか１対の相互
接続したRAM即ちRAM１及びRAM３（または
他の対としてのRAM２及びRAM４）を選択す
る試験選択ライン１４５８の信号と、試験モード
で使用されるライン１４６０のPROM１６００
（第７図）からの偶数または奇数レベルと共に上
述した４つのラインの信号は適切な信号を与える
ために種々の論理回路に与えられ、かつメモリを
制御するために使用されるクロツクをも与える。
通常の記録及び再生動作モード時にライン１４６
０に与えられる信号のレベルは必要なメモリ制御
信号を与えるための機能を行なうメモリ制御回路
を活性化するために選択される。 デコーダ１３８または１４０からの1.6MHzの
クロツクはライン１３２８で回路に与えられ、こ
のクロツクは再生時にメモリにデータを書込むた
めに使用される。ライン１３２８のクロツクは
MECLレベルからTTLレベルに変換器１４６２
によつて変換され、クロツクの位相を調節する継
続したモノマルチ１４６４，１４６６に与えられ
る。モノマルチ１４６４は第１０図に示されるメ
モリ制御回路の識別処理回路に伸びる出力ライン
１４６８を有する。モノマルチ１４６６の出力は
再生時に高レベルであるライン１４７４によつて
活性化されるANDゲート１４７２にライン１４
７０を介して与えられる。ライン１４７４は再生
時にメモリからデータを読出す上で使用するため
他の入力で、3.58MHzの基準クロツクを有するゲ
ート１４７６を活性化する。同様に、ANDゲー
ト１４７８はライン１４８０を介して記録時に活
性化され記録3.58MHzクロツク信号は記録時にメ
モリにデータを書込む上で使用するゲート１４７
８を介してゲーテイングされる。 エンコーダ８２からの1.6MHzのクロツクはラ
イン９１６に生じ、これは同様MECLレベルか
らTTLレベルに変換器１４８２により変換され、
これは２つのモノマルチ１４８４により再調時さ
れる。記録時にメモリからデータを読出すために
使用される適切に位相決めされた1.6MHzのクロ
ツクがライン１４８６に与えられる。EEモード
ではライン１４８８の3.58MHzのクロツクが使用
される。ゲート１４９０，１４９２及び１４９４
は記録時に活性化されるゲート１４９８に与えら
れるいずれかのクロツク周波数をライン１４９６
にゲーテイングする。従つて、ANDゲーート１
４７２及び１４９８は２つの周波数源からのいず
れか１つの1.6MHzのクロツクを選択し、記録時
にオフテープ・データをメモリに書込むためのデ
コーダ1.6MHzクロツクまたは記録時にメモリか
らデータを読出すためのエンコーダ1.6MHzクロ
ツクを使用させるようにする。これらクロツクの
一方は論理回路１５０２により制御されかつライ
ン８２２のクロツクをメモリに供給するライン１
５００に供給される。ゲート１４７６及び１４７
８はライン１５０８に記録または基準3.58MHzク
ロツクを選択して与え、これは制御論理１５０２
でゲーテイングされ、これら周波数のクロツクを
必要とする時に、ライン８２２に供給する。基準
3.58MHzクロツクは再生時にメモリにデータを読
出すために使用され、記録3.58MHzクロツクは記
録時にメモリデータを書込むために使用される。
制御論理１５０２はインバータ１５１２と共に他
の制御論理１５１０によつても制御される。論理
１５１０への入力は、ライン１５１４，１５１
６，１５１８及び１５２０での書込み可能化信号
と共に、装置が記録または再生モードにあるかど
うかを反映するライン１４７４及び１４８０によ
つて与えられる。ライン１５１４及び１５１８で
の書込み可能化信号は記録時に適切な書込み可能
化信号を供給するようにプログラムされたROM
１６００（第７図）によつて供給されライン１５
１６及び１５２０での信号は再生時に書込み可能
化信号を与えるようにプログラム化された他の
ROM１８１６（第８図）によつて与えられる。
従つて、インバータ１５１２と共に制御論理１５
１０及び１５０２は第４ｂ及び５ｂ図に示される
タイミング図に関連して上述した態様で記録及び
再生動作時にRAM１〜４の書込み及び読出しを
実行するために適切な時間で適切なクロツクを選
択する。書込み可能化ライン１５１４〜１５２０
は書込み可能化信号を供給する同じROM（１６
００及び１８１６）によつて供給されるライン１
５２４，１５２６，１５３０にメモリ選択入力を
有する２対１スイツチ１５２２にも供給される。
ライン１５２４及び１５２８は記録時にメモリ選
択信号を供給するように使用され、一方ライン１
５２６及び１５３０は再生時にメモリ選択信号を
供給する。ライン１４７４の信号はスイツチ１５
２２を制御し、記録及び再生時に適切な書込み可
能化及びメモリ選択ラインを選択させ、第１３図
に示すメモリ回路に接続される出力ライン８０６
及び８０８に信号を与える。 第９図に示される回路によつて生ぜしめられる
他の信号は、EE、試験、プレイ及び記録モード
がなされているかということを示し、それぞれラ
イン１５３４，１５３６，１５３８及び１５４０
に与えられる。これら信号はメモリ制御回路の他
の部分にその制御のために与えられる。同様に、
ヘツド・スイツチ制御信号はライン１５４２に与
えられ、これは再生時には高レベルである。同様
に、ライン１５４４の記録電流信号もメモリ制御
回路の他の部分によつて使用され、記録時には高
レベルとなる。ライン５８６は８対24ビツト変換
器５０及び５２を制御するために使用され、記録
時には高レベルであり、該変換器によりデータを
クロツキングするため1.6MHzまたは3.58MHzの
いずれかのクロツクの選択を制御する。同様に制
御ライン１５４６は、記録時にエンコーダの86M
Hz発振器部分をオンにしまた再生時にはそれを無
能化するリレーを制御することによつてエンコー
ダをオンまたはオフにするために使用される。こ
の回路は、また再生時及びEEモード時に適切な
RAM対の出力を選択するように２対１スイツチ
１５２の動作を制御する信号をライン１５５０に
与える。２対１スイツチの切換えはライン対ライ
ン速度で生じるため、記録クロツクと同期された
Ｈ／２信号はライン１５５２でＤフリツプフロツ
プ１５５４に与えられる。このフリツプフロツプ
は記録クロツクと同期されかつ3.58MHzの記録ク
ロツクと位相コヒーレントであるライン１５５６
のＨ速度クロツクによつてクロツキングされる。
２対１スイツチを制御するためのライン１５５０
のＨ／２速度信号は再生時に使用されアドレス発
生器１８８２（第８図）によつてライン１５６０
に与えられるＨ／２信号を有しかつモノマルチ１
７８０からのライン１５６２の信号によつてクロ
ツキングされるＤフリツプフロツプ１５５８によ
つて供給される。 記録時にメモリを制御するために、第７図の回
路は第４ｂ図に示されるタイミング図に従つてメ
モリを制御する書込み可能化及びメモリ選択信号
を与え、更に、信号をテープに記録するための変
換ヘツドのための記録電流を制御する信号を与え
る。再生時になされるヘツド切換と異なり、記録
電流が変換ヘツドに与えられ、データをテープに
記録するためそれらを効果的に活性化する。上述
したように、記録電流は第２図に示されるような
数値の順序で８つのヘツドに逐次的に与えられ
る。各ヘツドはテープを横切る１回の通過につき
８つのビデオ・ラインを記録し、２つのヘツドは
常に同時に記録を行なつている。ヘツドはヘツ
ド・ホイールの周囲に等しく隔てられているた
め、ヘツド番号１がテープの中途になると、ヘツ
ド番号２に記録電流が与えられる。ヘツド・ホイ
ールが回転し続け、記録電流がヘツド１から除去
される時にヘツド３に記録電流が与えられる。 第７図に示される回路において3.58MHzの記録
クロツク周波数の信号が入力ライン２３８に与え
られる。これは、デジタル周期シーケンスの書込
みが始まる前に水平ブランキング期間内で必要な
遅延量に対応する25サイクルのカウンタとしてカ
ウンタ１５７０が働くように、予定の数をロード
するロード信号をライン１５７６に与えるように
選択回路１５７２及び１５７４と共に動作するカ
ウンタ１５７０をクロツキングするために使用さ
れる。455カウンタ及びPROM３８０（第１２
図）からのライン３８５の水平同期信号は、適切
な時点例えばブランキング期間の始めにカウンタ
をクリアする出力をライン１５８０に与えるよう
にＨ同期信号を適切に時間決めするモノマルチ１
５７８に与えられる。選択回路即ちセレクタ１５
７４は最終カウント２５でフリツプフロツプ１５
８４に供給される出力のライン１５８２を有し、
これはモノマルチ１５８８及び１５９０によつて
適切に位置決めされるパルスを出力ライン１５８
６に与える。モノマルチ１５９０はRAM１〜４
のうちの適当なものをリセツトするためライン８
３０に書込みリセツト・パルスを与える制御論理
１５９４を介して送られる出力のライン１５９２
を有している。読出しリセツト・パルスも論理１
５９４によつて発生される。455カウンタ及び
PROM３８２（第１２図）はライン３８４に
7.5KHz奇数／偶数ライン識別信号を供給する。
この信号は反転されてNANDゲート１５７１の
１つの入力に与えられる。このゲートの第２の入
力は、上述した25サブキヤリア・サイクル期間の
終了でライン１６１０のセレクタ１５７４からの
出力に応じてＤフリツプフロツプ１６０８からの
活性化信号を受ける。NANDゲート１５７１は
その出力１５７３にパルスを与え、これは一連の
モノマルチ１５７５によつてNANDゲート１５
７７及び１５７９のそれぞれの１つの入力に与え
られる。このNANDゲートの他の入力はアドレ
ス・カウンタ１６３６からアドレス・ライン１５
８１によつて供給される。このアドレス・ライン
はメモリRAM１及び２が読出しのために選択さ
れている時には高レベルであり、メモリRAM３
及び４が読出しのために選択されている時には低
レベルである。従つて、NANDゲート１５７７
及び１５７９はNANDゲート１５７１から受け
た1/2Ｈ速度パルスを論理１５９４（これはそれ
に応答して読出しリセツト・パルスを読出しのた
めに選択したメモリに与える。）に与えるべくラ
イン１５８１のメモリ選択信号によつて選択的に
ゲーテイングされる。 書込み可能化及びメモリ選択信号を与えるため
に、PROM１６００が設けられ、それは４つの
出力ライン１６０２を有し、このそれぞれは、水
平速度クロツクのライン１６０６によつてクロツ
キングされるＤフリツプフロツプ１６０４に与え
られ、このフリツプフロツプ１６０４の出力は書
込み可能化及びメモリ選択信号を与える。クロツ
ク・ライン１６０６は3.58MHzクロツクによつて
クロツキングされるフリツプフロツプ１６０８か
ら伸びるが、それはライン１６１０によつて供給
される水平速度のＤ入力を有している。記録電流
を与える信号は、また、フリツプフロツプ１６１
６によつてクロツキングされる出力ライン１６１
４を有するPROM１６１２によつて発生される。
記録時にライン１５４４によつて活性化される
NANDゲート１６２４の１つの入力に接続され
たライン１６２２にゲート１６２０によりゲーテ
イングされる信号がライン１６１８に与えられ
る。従つて、これらゲートの出力はライン１６２
６に生じ、このラインは適当な変換ヘツドと関連
した種々の記録電流源まで伸びる。 ROM１６００及び１６１２はアドレス・ライ
ン１６３０、ライン１５５２、EEモード制御ラ
イン１５３４、奇数及び偶数番号のビデオ・ライ
ンに対して交互に低または高レベルであるライン
１６３２によつてアドレスされる。ライン１６３
２は第７図の回路の２組のうちの１つに対しては
低レベルである。即ちこれはメモリRAM１及び
RAM３を制御する回路である。他のアドレスは
アドレス・カウンタ１６３６の動作によつて制御
され、このカウンタは、第４ｂ図に示されるタイ
ミング図に従つて適切なメモリ選択、書込み可能
化及び記録電流制御信号を発生するための適切な
情報をアクセスするための信号を出力ライン１６
３０で発生する。アドレス制御器１６３６は５ビ
ツト即ち32サイクルのカウンタであり、これはモ
ノマルチ１６４１の出力ライン１６３８に与えら
れる信号でクリアされる。モノマルチ１６４１は
サーボ制御回路（第２８図）に接続されるライン
１６４３の信号によつてトリガされる。この回路
はヘツド・ホイールの回転毎にＨ／64のタコ・リ
セツト・パルスを与える。ヘツド・ホイールの各
回転に対し64テレビジヨン・ラインのデータがテ
ープに記録されることが実現される。このヘツ
ド・ホイールとカウンタ１６３６を同期すること
によつて、適切なヘツドに適切な時間で記録電流
が与えられる。 第７及び第９図に加え、再生時にRAM１〜４
の動作を制御するために、メモリのこの動作を制
御する上で特に有効な回路が第８及び１０図に示
されている。上述したように、各ビデオ・ライン
の前に加えられるデジタル同期シーケンスはメモ
リに書込まれるべきデータに関してメモリの動作
を適切に時間決めするために再生時に使用される
ID１及びID２番号を含んでいる。各番号ID１及
びID２はサブキヤリアの各サイクル内で連続し
て３度書込まれる。第１０図の回路は８対24ビツ
ト変換回路５０及び５２内に含まれる識別番号デ
コーダによつて解読されるID１及びID２を処理
するようになつている。識別番号は再生時に水平
同期位置を決定するため、それらが信頼性あるも
のであることが重要であり、識別情報が不良の場
合に、これらラインに対して画像は水平方向に偏
移せしめられる。ID１及びID２信号はそれぞれ
ライン６３４及び６３６に、また複合ドロツプア
ウト信号はライン６８２に与えられる。複合ドロ
ツプアウトを検出しなければこれはNANDゲー
ト１６４０及び１６４２を活性化するために、３
つの継続したID１及びID２パルスはライン１６
４４及び１６４６にそれぞれゲーテイングされ
る。各ライン１６４４及び１６４６は積分器１６
４８及び１６５０に与えられ、これらは３つの継
続した識別パルスのうちの２つが生じれば、パル
スを積分しライン１６５２及び１６５４に出力を
与える。ライン１６５２及び１６５４はフリツプ
フロツプ１６５６及び１６５８に与えられ、これ
らは、デコーダによつて再生データから誘導され
かつ第９図に示されるメモリ制御論理及びクロツ
ク回路によつて再時間決めされるライン１４６８
の1.6MHzクロツクから得られるクロツク・ライ
ン１６６０によつてクロツキングされる。1.6M
Hzクロツクはデータとコヒーレントになるように
再生データから誘導される。従つて識別パルスは
このクロツク信号によつて再びクロツキングさ
れ、ライン１６６２及び１６６４に現われる。ラ
イン１４６８の1.6MHzクロツクはクロツク信号
の調時のため２つのモノマルチ１６６８及び１６
７０に与えられモノマルチ１６６８の出力は第２
の再調時モノマルチ１６７２に与えられこれはラ
イン１６７４に1.6MHzのクロツクを与え202カウ
ントのカウンタをクロツキングする。モノマルチ
１６７０の出力はライン１６６０を介して÷２分
周器１６７６に与えられ、これはそれぞれインバ
ータを介して積分器１６４８及び１６５０に伸び
る出力ライン１６８０及び１６７８を有してい
る。即ち、ライン１６８０はインバータ１６８２
を介してライン１６８４にまたインバータ１６８
６を介してライン１６８８に接続され、同様にラ
イン１６７８はライン１６９２を介して、ライン
１６９０にまたインバータ１６９６を介してライ
ン１６９４に接続される。 積分器１６４８は積分器１６５０の動作と実質
的に同じである。ライン１６４４のID１パルス
はコンデンサ１７０８及び１７１０にそれぞれ接
続される別の並列路をライン１７０４及びライン
１７０６に与えるインバータ１７００及び１７０
２を介して与えられる。上述したように、３つの
継続したパルスの任意の２つが生じれば、２つの
電圧比較器１７１２及び１７１４の１つから出力
が与えられる。÷２分周器１６７６はコンデンサ
１７０８及び１７１０を交互に放電するようにラ
イン１６９０及び１６８４のレベルを交互に充電
し、それによつて３つのIDパルスの組の存在の
間にコンデンサの１つを充電させ他は放電せしめ
る。次の組のID1パルスの存在の間、他のコンデ
ンサが充電され、一方最初のものは放電せしめら
れる。３つの継続したID１パルスの任意の２つ
が存在するならば、電圧比較器１７１２及び１７
１４の適切なものがID１パルスの存在を確認す
る出力レベルをライン１６５２に与える。積分器
１６５０はID２パルスを検出するため同じ態様
で動作する。 検出されたID１及びID２パルスを再クロツキ
ングする再クロツキング・フリツプフロツプ１６
５６及び１６５８は出力ライン１７２０及び１７
２２を有し、この両者は検出されたID１及びID
２パルスの存在を示す信号をライン１７２６に与
えるNANDゲート１７２４に接続する。この信
号は８対24ビツト変換器及び２対１スイツチ回路
５０及び５２に送られ、この回路は、該信号の不
存在の時に、（水平タイミングが不正確でかつビ
デオ画像を悪化させる全ラインの水平方向の偏位
が生じるという理由のため）ドロツプアウト補正
器がデータ・ストリームのデータを使用せずに全
ラインの情報を挿入するようにする信号を回路が
パリテイ・チヤンネルに与えるように指令すると
いう作用を有する。 ライン１７２０及び１７２２は積分器１７３２
に伸び、これは、各チヤンネルからの信号が反転
されているかどうかを検出し、それらが正しい時
に低レベルである信号をライン１４２に与える。
このライン１４２は第１図のブロツクに示される
スイツチ１２８及び１３０の動作を制御する。
Ｈ／２プレイ信号は、モノマルチ１７７６（第８
図）によつてライン１７５０に与えられるＨ速度
パルスによつてトリガされる位置決めモノマルチ
１７４６に接続した出力を有するフリツプフロツ
プ１７４４に接続される出力ライン１７４２を有
するフリツプフロツプ１７４０をトリガするアド
レス発生器１８８２（第８図）によつてライン１
５６０に与えられる。モノマルチ１７４６の出力
は、第８図に示される再生メモリ制御回路によつ
て使用されるフライホイール・ウインドウ信号を
ライン１７５８に与えるゲート１７５６を介して
ゲーテイングされる適切な期間の出力をライン１
７５４に与える他のモノマルチ１７５２に与えら
れる。 モノマルチ１７４０の動作は、また、モノマル
チ１７６２をトリガし、再生時に同期シーケンス
の生起を解読するために使用されるデコーダ１３
８及び１４０に与えられるシーケンス・ウインド
ウ信号をライン１２７０に与えるフリツプフロツ
プ１７６０をクロツキングする。 第８図に示す回路は再生時にRAM１〜４を作
動するメモリ選択及び書込み可能化信号を発する
と共にID１及びID２パルスをメモリに供給する。
それはまた適切な出力を等化器に供給するように
前置増幅器の出力間でスイツチングを行なうヘツ
ド・スイツチング信号を発生する。基準3.58MHz
クロツク信号は、ライン１７７７の局基準Ｈ速度
信号によつてトリガされるモノマルチ１７７６か
ら伸びるライン１７５０の信号によつてロードさ
れる。カウンタ１１７２をクロツキングするよう
に使用される入力ライン１９０に与えられる。カ
ウンタの出力は、ライン８３８のRAMアドレス
回路のための読出しアドレス信号を与えるように
NANDゲート１７８４及び１７３６を介してゲ
ーテイングされる出力のライン１７８２を有する
モノマルチ１７８０に供給されるようライン１７
７８に生じる。NANDゲート１７８４は装置が
プレイ又は再生動作モードにある時にライン１５
３８を介して活性化され、信号はRAM１又は３
のいずれかに読出しパルスを与えるよにライン１
５２６及び１５３０によつてゲート１７８４及び
１７８６を介して交互にゲーテイングされる。第
８図に示す回路はまた２重に設けられ、この他方
の回路はメモリRAM２及び４を制御するように
なつている。カウンタ１７７２は、第５ｂ図のタ
イミング図に従つてデータを読出すためにメモリ
をその適切な位置に設定するように適切な時間の
間ライン１７７８のＨ速度パルスの生起を単に遅
延させる。ID１及びID２のパルスはそれぞれラ
イン１６６４及び１６６２を介してNANDゲー
ト１７９０及び１７９２に与えられ、これらのゲ
ートはライン１５３８の信号によつて再生時に活
性化される。回路１７９４は入力ライン１６６４
及び１６６２に存在していたものよりより狭い
IDパルスを与え、これらパルスはライン１７９
６及び１７９８を介して、ゲート１８００，１８
０２，１８０４，１８０６及び１８０８、インバ
ータ１８１０からなる制御論理に与えられる。ゲ
ート１８０２〜１８０８の出力は出力パルスのラ
イン８３２及び８３４に対して識別パルスを与え
る。NANDゲート１８０２〜１８０８は適切な
メモリRAM１又はRAM３（あるいはRAM２又
はRAM４）への識別パルスを制御するROM１
８１６からの出力のうちの２つであるライン１８
１２及び１８１４の信号によつて活性化される。 第６図のタイミング図に関連して上述したよう
に、記録及び再生時に202個の24ビツト語及び27
ビツト語がそれぞれメモリに書込まれ、そして読
出される。また202サイクル分は190サイクル分の
有効ビデオ情報と12サイクル分のデジタル同期シ
ーケンスとを表わす。データを再生時にメモリに
書込む際に、1.6MHzのクロツクを使用する。こ
のクロツクは第８図の回路に第１０図のメモリ制
御回路から伸びるライン１６７４を介して与えら
れ、202サイクル・カウンタとして働く÷202分周
器１８２０をクロツキングするために使用され
る。202の最終カウント（０〜201は202サイクル
に等しい）で、この分周器からの４つの出力ライ
ン１８２２は番号201デコーダ１８２４に与えら
れ、これは1.6MHzのクロツクを使用してクロツ
キングされるフリツプフロツプ１８２２の出力は
ライン１８２６によつて信号を与える。フリツプ
フロツプ１８２８の出力ライン１８３２を介して
他のフリツプフロツプ１８３０に与えられかつラ
イン１８３４でその出力はNANDゲート１８
３６に接続され、そのNANDゲートの別の入力
はフリツプフロツプ１８２８からライン１８３８
によつて与えられる。ゲート１８３６はカウンタ
１８２０をクリアするクリア・パルスをライン１
８４０に生じさせる。ID１信号の存在によりカ
ウンタ１８２０はライン１８４２を介し数９でロ
ードされ、ID２信号の存在によりカウンタはラ
イン１８４４を介し数11でロードされる。これは
再生時にメモリにデジタル同期シーケンスを書込
むことを無視させる効果を有する。最早これ以上
の処理は必要なく、IDパルスは存在するデータ
に÷202カウンタを同期するためである。しかし
ながら、IDパルスが欠除している場合、÷202カ
ウンタはその202サイクルを走りつづけ、このカ
ウンタの出力ラインのうちの２つはモノマルチ１
８４６及び１８４８に与えられる。これらは
NANDゲート１８５０に接続された出力を有す
る。NANDゲート１８５０は数８を解読し、ラ
イン１７５８のフライホイール・ウインドウ信号
がその時に存在するならばフリツプフロツプ１８
５４を介してゲーテイングされる信号をライン１
８５２に与える。その場合、信号がライン１８５
６に与えられ、これはライン１５３８が高レベル
である限り（これは装置が再生モードにある時に
生じる。）フリツプフロツプ１８５８の出力での
信号はNANDゲート１８００に伸びるライン１
８６２にフライホイールID１信号を与えるよう
にゲート１８６０を通過する。このID１信号は
メモリに与えられる。これは、オフテープ情報に
存在しない場合ID１となる作用を有する。 ROM１８１６は出力ライン１８６４，１８６
６，１８１２及び１８１４を有し、これら４つの
出力ラインは再生時にメモリを制御するために使
用されるメモリ選択及び書込み可能化信号をライ
ン１５２６，１５１６，１５３０，１５２０に与
えるようにＨ速度でＤフリツプフロツプ１８６８
によりクロツキングされる。他のROM１８７０
がが設けられており、この出力ライン１８７２は
Ｄフリツプフロツプ１８７４でクロツキングされ
てライン１８７６に与えられ、これは装置が再生
モードにある時にライン１５４２の信号によつて
活性化されるNANDゲート１８７８の１つの入
力に伸びる。信号は、次いで、適切な等化器に前
置増幅器の出力を切換るため出力ライン９４７及
び９７６にゲーテイングされる。RMO１８１６
及び１８７０のアドレツシングはアドレス・ライ
ン１８８０によつてなされ、これはライン１４６
０と共にこれらROMの情報をアクセスする。ラ
イン１８８０のアドレス信号は、カウンタ１７７
２からのライン１８８６によつてＨ速度でクロツ
キングされかつNANDゲート１８９０の出力で
あるライン１８８８の信号によつてクリアされる
64サイクル・カウンタであるアドレス発生器１８
８２によつて与えられる。ライン１６４３の記
録／再生制御信号はサーボ制御回路から与えら
れ、かつヘツド・ホイールの各回転に対しあるい
は64ライン速度で単一パルスとして生じる。サー
ボ制御回路（２８図）によつて与えられるライン
１６４３のこの信号は、再生時に活性化されかつ
ゲート１８９０に伸びるライン１８９４に信号を
与えるゲート１８９２に与えられる。それはアド
レス・カウンタをヘツド・ホイールの回転に同期
する作用を有し、適切なヘツド・スイツチングが
動作時に生じるようにする。アドレス・ライン１
８８０の１つのＨ／２プレイ信号を与え、特にラ
イン１５６０として識別される。 再生時に、メモリから読出されるデータは２対
１スイツチ１５２に与えられ、この一部が第２１
図に詳細に示されている。ライン１５０及び１５
４は２対１スイツチ１５２に与えられ、もし偶数
のラインが出力ライン１５６に与えられる場合に
は、制御ライン１５５０（第９図からの）は高レ
ベルとなり、これによりライン１５４からの信号
が選択される。ライン１５５０の信号が低レベル
であれば、スイツチはライン１５０からの信号を
選択する。図から明らかなように、総計27ライン
のうちの８本だけが特に図示されている。 全体の方式に対して第１図のブロツク図に関連
して記載されたドロツプアウト補償器１６０の１
つの特定の実施例が第２３図に示されている。こ
れはドロツプアウト補償器１６０をその下流の２
対１データ選択スイツチ１６２と共に示してい
る。第２３図に示されるように、ライン１５６の
24ビツト並列データはメモリ１９００及び２1/2
サイクル（3.58MHzの）遅延回路１９０２に与え
られ、後者の回路はメモリ１９００の動作に固有
である内部遅延を補償するための目的でライン１
９０４による、２対１スイツチ１６２へのデータ
の附与を遅延する。ドロツプアウトの存在を示す
情報は３つの並列ライン１５６を介して同様の２
１／２サイクル遅延回路１９０６及び選択制御回路
１９０８に与えられる。制御回路１９０８はライ
ン１９０４で受けたビデオ・データ期間あるいは
ライン１９１０に生じるメモリ１９００の出力の
いずれかを選択するように作動可能である。選択
制御回路１９０８はライン１９０９を介して２対
１スイツチ１６２を制御し、ドロツプアウト又は
パリテイ・エラーが生じた時にメモリ１９００か
らのデータを通過させ、ドロツプアウトが指示さ
れるデータより262ライン又はその倍数のライン
だけ前に生じたデータを与え、エラーのある有効
ビデオ・テータが２対１スイツチ１６２を介して
出力ライン１９１１に通らないようにする。出力
ライン１９１１は出力データを適切に位置決めす
る出力モノマルチ１９１６によつて与えられるラ
イン１９１４の3.58MHzのクロツク信号によつて
クロツキングされるラツチ１９１２に与えられ
る。このクロツク信号はライン１９１８から与え
られ、これはライン１９２２の3.58MHzのクロツ
ク信号を適切に位置決めするモノマルチ１９２０
によつて与えられる。該クロツク信号はサブキヤ
リアと同期せしめられ、クロツク発生回路１９６
によつて与えられる。遅延回路１９０６のの出力
は２対１スイツチに適切な指令を与える目的のた
め選択制御回路１９０８に伸びるライン１９２４
に与えられる。選択制御回路１９０８はメモリ１
９００に伸びる出力ライン１９２６を有し、ドロ
ツプアウト又はパリテイ・エラーが存在する時に
不良のデータが書込まれないようにする。ライン
１９２４はライン１９１４の3.58MHzのクロツク
信号によつてクロツキングされるラツチ１９２８
に与えられ、図示される他の回路に対して使用さ
れてもよい出力をライン１９３０に与える。 ドロツプアウト補償器は、メモリ１９００に記
憶されているデータが非欠除データのみを表わし
従つて非欠除データのみが容易に読出されること
ができ出力ライン１６６に与えられるような点で
再循還補償器の長所を有している。動作時に、ド
ロツプアウト又はパリテイ・エラーが検出された
ら、メモリはその時に欠陥データを書込まないよ
うにする。他のドロツプアウト又はパリテイ・エ
ラーが２６２ライン後に生じたら、メモリの書込
みは再度禁止され、５２４ライン前に即ち２６２
ラインの倍数のライン前に生じて書込まれたデー
タを読む。書込みが禁止された位置に対応するメ
モリアドレス位置に対して非欠陥データが存在す
るや否や、それは勿論メモリ１９００に書込まれ
る。 ２1/2サイクル遅延回路１９０２及び１９０６
は、ビデオ・データを読出し次いで直ちにデータ
を書込む特定のメモリ回路１９００によつて与え
られる２1/2サイクルの固有の遅延を補償する。
メモリの動作時に、データの書込みを禁止するド
ロツプアウトが生じても読出しは連続して生じ
る。ドロツプアウトの存在時に書込みが禁止され
ても、メモリ１９００は禁止した書込みサイクル
の後に読出しが生じるように動作する。メモリ１
９００からの読出しは任意の書込み動作の２1/2
サイクル後に生じる。これは２1/2サイクルの遅
延がビデオ・データを含むデータ・ライン１５６
にあるという理由のためである。選択制御回路１
９０８は、ドロツプアウト補償器のメモリ制御器
からの操作者制御フイールド・バイパス・ライン
１９３２が有効であると共に、ドロツプアウト補
償器からのスイツチ禁止ライン１９３４が有効で
ある時にメモリの書込みを禁止するようになつて
いる。スイツチ禁止ラインするようになつてい
る。スイツチ禁止ラインは垂直ブランキング期間
の間及び水平ブランキング期間の間は有効ビデオ
情報はないためドロツプアウト補償器メモリへの
書込みを禁止し、これによりメモリの容量を減じ
ることを可能とする。ドロツプアウト補償器は、
有効ビデオ・データが欠除しているか又は不正確
である場合に前のフイールドからのデータを挿入
するように意図される。補償器の目的はビデオ画
像を補正することにあり、水平及び垂直同期信号
に関連する目的はない。従つて、スイツチ禁止ラ
イン１９３４は水平及び垂直期間の間メモリ１９
００への書込みを無能化する。 第２３図のブロツクの動作をなすために使用で
きる特定の回路は第２４図に示されるタイミング
図に関連して第２６ａ，２６ｂ，２７ｂ図に示さ
れている。図示の回路は第２５ａ，２５ｂ図に示
されたドロツプアウト補償メモリ制御から種々の
制御信号入力を受け、これは以下に詳記される。
最初に第２７ａ及び２７ｂに図示されるデータ・
スイツチング部分を参照する。24ビデオ・デー
タ・ライン１５６は、各シフトレジスタの出力が
ライン１９０４を介して２対１スイツチ１６２に
与えられるような態様でシフトレジスタとして働
く各ラインに対して４つのフリツプフロツプから
なる２1/2に、メモリからの24データ・ライン１
９１０は図示した２対１スイツチ１６２に直接与
えられる。第２７ｂ図に於いて、スイツチ禁止ラ
イン１９３４は２対１スイツチ１６２の動作を制
御するため出力ライン１９０９を有するANDゲ
ート１９０４に与えられる。同様に、操作者制御
フイールド・バイパス・ライン１９３２はAND
ゲート１９４０に伸びるライン１９４８にインバ
ータ１９４６を介して接続した出力ライン１９４
４を有するANDゲート１９４２に与えられる。
サーボ（第２８図）からのフレーミング・ライン
１９５０はANDゲート１９４２に接続し、サー
ボ系がテープを適切にフレーミングにしようとし
ている時及び磁気変換ヘツドが有効ビデオ時にト
ラツクと交差している時にドロツプアウト補償器
からのデータの挿入を禁止する。ライン１９０９
が低レベルの時に、ライン１９１０からのデータ
は２対１スイツチ１６２によつて選択され、高レ
ベルの時はライン１９０４からのデータが選択さ
れる。 次に、ドロツプアウト補償器に関連したRAM
に於いて、第２３図のブロツク図に示される特定
の実施例は特に262ライン遅延を表わし、そこで
使用されうるメモリー実施例は第２６ａ，２６ｂ
に示されている。第２６ａ及び２６ｂ図に示され
るメモリを作動するための回路は第２５ａ，２５
ｂ図に示されている。図示された特定のメモリは
代表的なもので、高速動作でかつより大容量の他
のメモリ装置に代えられてもよい。第２６ａ，２
６ｂ図に示されたメモリに於いて、72個の別々の
集積回路が使用され、それぞれは4096ビツトの容
量を持つ。従つて、メモリ１９００は全容量が約
295000ビツトであり、第２６ａ及び２６ｂ図はそ
のたかだか1/4を示したものにしかすぎない。上
述したように、24のデータ・ラインが設けられ、
第２６ａ及び２６ｂ図に示される回路は24のうち
の６つのラインのデータに対するメモリを与え
る。メモリの動作速度は3.58MHz以下であり、デ
ータを集めてより遅いメモリICが動作するデー
タ語にする必要がある。データ語はラツチに逐次
的に与えられ、次いで４語の群をなしてメモリに
与えられるようにし、それによりメモリが3.58M
Hzの約1/4のデータ速度で動作するようになる。 より詳細には第２６ａ及び第２６ｂ図に示され
た回路に関し、６つの24データ・ライン１５６は
メモリ１９００による後続の処理に対してデータ
をラツチするように働くフリツプフロツプからな
る４つのICのラツチ１９５６に与えられる。デ
ータ・セレクタ１９５８は２バイト選択ライン１
９６０及びライン１９６２のデータ入力ストロー
ブ信号で制御される適切な時点でラツチ１９５６
の適当なものへのデータのラツチングを制御する
ようになつている。２バイト選択ライン１９６０
はセレクタ１９５８を制御し、データをラツチ１
９５６の１つにストロープ操作するために４つの
入力ライン１９６４の１つを選択的に作動せしめ
る。動作時に、ライン１５６のデータは3.58MHz
のデータ速度で生じ、バイト選択制御ライン１９
６０は４つの継続した語にデータの６ビツトを４
つのラツチ１９５６に逐次的にラツチング操作す
るように3.58MHzの速度で附勢され、3.58MHzの
クロツクの４サイクルの後にメモリ１９００への
引続く書込みのため24ビツトがラツチ１９５６に
ロードされるようにする。図示されるように、メ
モリ１９００は72個の個々のIC１９６６よりな
り、それぞれは4096ビツトのRAMを与え、72個
のICは図示のように垂直列に24個のICの３つの
群に並べられている。ラツチ１９５６のそれぞれ
からのライン１９６８のような出力ラインのそれ
ぞれはメモリ１９６６の３つに伸び、どの群が附
勢されるかによりライン１９６８のデータは３つ
のそれぞれの群のメモリ１９６６のいずれか１つ
に選択的に書込まれる。同様に、個々のメモリか
らの出力ライン１９７０は相互接続され、第２６
ｂ図のそれぞれの出力ラツチ１９７２に伸びる。
従つて、どの群のメモリ１９６６が読出されるか
により、読出されたデータは、データ出力ストロ
ーブ・ライン１９７４の信号が真の時にラツチ１
９７２にラツチング操作されるライン１９７０に
生じる。ラツチ１９７２の出力は、４つのライン
１９７６の１つからのデータを対応する出力ライ
ン１９１０に与えるために出力バイト選択ライン
１９８０によつて制御される４対１データ・セレ
クタ・スイツチ１９７８に伸びるライン１９７６
に生じる。出力バイト選択ライン１９８０は
3.58MHzの速度でスイツチングされるため、６つ
の出力ライン１９１０は、メモリによる実際の処
理が入出力データ速度の1/4の速度で行なわれて
も、データがライン１５６の入力に与えられたと
同じ速度でデータを与える。 個々のRAM１９６６のそれぞれは６つのアド
レス９ライン１９８６、書込み可能化ライン１９
８８、群選択ライン１９９０、列アドレス・スト
ローブ・ライン１９９２、行アドレス・ストロー
ブ・ライン１９９４を有する。アドレスはアドレ
ス・ライン１９８６に２つの段階で与えられる。
即ち、列アドレス信号は６つのアドレス・ライン
に与えられ、その後に同じラインに行アドレス信
号が与えられる。列アドレス・ストローブ信号が
ライン１９９２が与えられると列がアドレスさ
れ、行アドレス・ストローブ信号がライン１９９
４に与えられると行がアドレスされる。従つて、
群１，２又は３のメモリ１９９６は適切な群に対
する群選択ライン１９９０が真であると書込み又
は読出しがなされる。メモリ１９６６を制御する
回路が第２６ａ及び２６ｂ図の下方に図示されて
いる。群選択ライン１９９６は３つの出力ライン
２０００を有するセレクタ回路１９９８に与えら
れ、ライン２０００の任意の１つはメモリ１９６
６の群の１つを選択するために有効となる。ライ
ン２０００はNANDゲート２００２の１つの入
力を供給し、その他の入力はライン２００４によ
つて与えられる。これらライン２００４はそれぞ
れの群のメモリの再クリアをそれぞれ制御し、ゲ
ート２００２の出力はNANDゲート２００６に
与えられ、その他の入力は読出しアドレス・スト
ローブ信号を有するライン２００８によつて供給
される。ゲート２００６の出力は１度にただ１つ
の群に対して生ずる列アドレス・ストローブ信号
をライン２０１０に与える。ライン２０２１の行
アドレス・ストローブ信号は各群に対して同時に
生じる行アドレス・ストローブ信号をライン２０
１４に与える。同様に、ライン２０１６の書込み
可能化命令はメモリの各群に与えられる書込み可
能化命令をライン２０１８に与える。メモリの内
部回路の動作のため、メモリのただ１群のみが選
択されるように列アドレス・ストローブ信号は選
択的に与えられる必要がある。１つの群が列アド
レス・ストローブ信号を受けた後に、非選択群に
対する列アドレス・ストローブ及び書込み可能命
令が無効になる。第２６ｂ図に於いて、アドレ
ス・ライン２０２０はメモリ１９６６の３つの群
に伸びるライン２０２０，２０２４及び２０２６
にアドレス信号を同時に与えるように接続され
る。 第２６ａ及び第２６ｂ図に示されたメモリ回路
に対する入力信号を発生する第２５ａ及び２５ｂ
図の回路を説明する前に、これはメモリに対して
データを書込みかつ読出すためのタイミング図を
説明する。 各ビデオ・フイールドからの全データは種々の
理由でメモリに書込まれない。その理由の１つ
は、情報の全てを書込むことは有効ビデオを補正
する上で役立たずメモリ容量にとつて無だとなる
データを含まなければならないためである。更
に、サーボ系で使用されるデータのドロツプアウ
トが補正する必要はない（上述したフライホイー
ル回路等によりサーボ動作を充分に制御しうるた
め）ためである。故に、有効ビデオ情報のための
データを書込むことのみが必要で、その結果とし
て約20ラインの垂直期間に生じるデータはメモリ
に書込まれず、水平期間の相当部分の間にデータ
もメモリに書込まれない。従つて、各有効ビデ
オ・ラインに対する196サイクルのサブキヤリア
のためのデータはメモリに書込まれるデータ（こ
れは190サイクルの有効ビデオ情報を与える）と
ラインの各端での３サイクルのデータ（これは有
効ビデオ情報の全てをメモリに書込むようにする
余裕を与える）との和よりなる。このようにし
て、3.58MHzで生じるデータの24並列ライン（こ
こで24ビツトとは１サブキヤリヤ当り３つのサン
プルからなる）が設けられ、１テレビジヨン・ラ
イン当り196の24ビツト語がメモリに書込まれる。 第２４，２図に於いて、語１〜４が特に図示さ
れており、196の24ビツト語が各ラインに存在す
る。第２６ａ図に示されたメモリに関して上述し
たように、これら語はメモリ１９００によつて多
重化され、１ライン当り196語が49メモリ・サイ
クルを使用してメモリに書込まれる。即ち、デー
タは3.58MHzの1/4の速度の96ビツト語を使用し
てメモリに書込まれかつメモリから読出される。
第２４図のタイミング図は４語の群がメモリによ
つて処理される態様を示す。入力バイト選択信号
は第２４，３図及び２４，４図で示され、これら
は語を適切なラツチ１９５６（２６ａ図）で多重
化するための２ビツト２進コードを共に発生す
る。第２４，１３図，２４，１４図は情報を４対
１スイツチ１９７８（第２６ｂ図）から読出すた
めの出力バイト選択信号を示す。メモリIC１９
６６に対するアドレスは同じアドレス・ラインで
行アドレスに先行する６ビツト・アドレス語を使
用して列をアドレスすることによつて選択され
る。第２４，７図は第２４，８図の行アドレス・
ストローブに先行する列アドレス・ストローブを
示す。第２４，７〜２４，１１図に示されるタイ
ミングはナノ秒であり、メモリがそのタイミング
能力内で動作し有効な情報を作ることができる基
本的な余裕を表わす。CASパルスの終りは読出
しサイクルを開始させ、データは第２４，１１図
に示すようにCASパルスの終りの165ナノ秒内で
有効となる。次いで、次の出力データ・ストロー
ブ（第２４，１２図）の生起はメモリからのデー
タをラツチし、図示のように語１の開始からの時
間期間がメモリに書込まれ、メモリから読出され
得る第１の機会は２1/2サイクルの遅延を表わす。
第２４，７及び２４，８図から明らかなように、
アドレスは４語の期間の間維持され、読出した生
じた後、書込みは第２４，１０図に示されるよう
に書込み可能化パルスの生起によつて示され、こ
のパルスはラツチ１９５６に第４の語がラツチさ
れた後に生じる。ドロツプアウトが４語の任意の
１つの存在の間に生じれば、書込みが禁止され、
メモリへのデータは更新されない。 上述したように、20ラインの垂直期間の間のデ
ータは、テレビジヨン・フイールドを形成する全
262.5ラインとは異なつてビデオ・データ期間を
形成する242ラインのみがメモリに書込まれるよ
うにメモリに書込まれない。中心決め余裕を与え
るため垂直期間の各終りは４ラインを与えること
によつて、250ラインの容量は262ラインの実際の
有効遅延を与えることが要求されるだけでよい。
従つて、書込みがなされる時に、フイールドのラ
イン１７までメモリは禁止され、その時間でメモ
リは活性化され、次いで250ラインがメモリに書
込まれる。その後メモリは13の附加的なラインの
間に禁止され、その時にフレームの第２のフイー
ルドがライン２７９で開始されメモリに書込まれ
る。メモリは、それが最初のフイールドの奇数ラ
インでオンにされたならば、後続するフイールド
に対して奇数ラインでオンである。従つて、第１
のフイールドのライン１７が書込まれるべき第１
のラインであれば、第２のフイールドの書込みラ
イン２７９は維持されるべきサブキヤリアの適切
な位相に対し必要なこの要件に沿う。 このタイミング要件に従つてメモリの動作を行
なうために、第２５ａ及びｂ図に示される回路
は、入力ラツチ、メモリ回路及び出力ラツチ等を
作動するために第２６ａ及びｂ図に示される回路
によつて使用される必要な信号を与えるよに動作
する。 第２５ａ図に於いて、局基準垂直信号は位置決
めモノマルチ２０３２の入力に接続したライン２
０３２に与えられ、その出力はモノマルチ２０３
８及びNANDゲート２０４０の入力にライン２
０３６を介して接続した他のモノマルチ２０３４
の入力に接続する。NAND２０４０の他の入力
はデジタル同期シーケンス・アダー回路４０から
のライン３７２のフレーム信号によつて供給され
る。ライン３７２はモノマルチ２０３８により供
給される入力のためのライン２０４６を有してい
るNANDゲート２０４４に接続される。ゲート
２０４０及び２０４４の出力はゲート２０４６の
２つの入力にそれぞれ接続され、このゲートは各
フイールドの第１のフイールドで生じる単一のパ
ルスをライン２０４８に与える。このパルスは後
述する他の回路によつて使用されるフイールド開
始シーケンスを行なわせるように使用される。 サブキヤリヤアと同期した基準水平同期パルス
はライン２０５０に与えられ、これはカスケード
接続したモノマルチ２０５２，２０５４によつて
適切に位置決めされ、モノマルチ２０５４の出力
ライン２０５６はサブキヤリアの約４〜５サイク
ルの予定の遅延を与えるように動作するカウンタ
２０５８に伸びる。遅延したパルスはライン２０
６０に生じ、かつカスケード接続したモノマルチ
２０６２，２０６４に与えられ、モノマルチ２０
６２は遅延したパルスを適切に位置決めし、一方
マルチ２０６４は140ナノ秒のパルス幅を有する
パルスを与える。モノマルチ２０６４の出力ライ
ン２０６８はゲート２０６６に接続されるためラ
イン２０４８で生じた単一のパルスは水平同期と
適切な位相関係で通り、ライン２０７０にフイー
ルド開始信号をライン２０７２に開始信号を生じ
させる。 ライン２０７０のフイールド開始信号はメモリ
回路１９００をアドレスするアドレスカウンタを
クリアする。ライン２０７３の基準3.58MHzクロ
ツクはゲート２０７４によりゲーテイングされ、
カウンタ２０５８によつて使用されるようにライ
ン２０７６にロツク信号を与え、これはモノマル
チ２０７８に入力として与えられ、クロツクの位
相を位置決めすると共にライン２０８０及び２０
８２に3.58MHzの再位相決めしたクロツク信号を
与えるようにする。ライン２０８０に÷４カウン
タとして働くように接続されかつライン１９６０
に入力バイト選択信号を与える１対のフリツプフ
ロツプ２０８４に与えられる。フリツプフロツプ
２０８４は、49カウント毎に即ちライン毎のビデ
オ期間部分の開始で語カウンタを同期するように
ライン２０７２によつてリセツトされる。フリツ
プフロツプ２０８４の出力ラインはNANDゲー
ト２０８６及び２０８８で解読され、メモリによ
つてなされる読出し及び書込み動作に対するクロ
ツキング信号を構成する信号をライン２０９０，
２０９２に生じさせる。ライン２０９０の信号は
４語シーケンスの第１の語で生じるパルスよりな
り、ライン２０９２の信号は書込みクロツクより
なり、４語シーケンス毎の第４の語で生じる。モ
ノマルチ２０７８からの出力ライン２０８２は入
力ストローブを適切に位置決めするように使用さ
れるモノマルチ２０９４をトリガするために使用
され、出力ライン２０９６はライン１９６２にデ
ータ入力ストローブ信号を与えるゲート２１０２
に伸びるライン２１００に60ナノ秒の出力パルス
を与えるモノマルチ２０９８をトリガする。同様
に、モノマルチ２０９４の出力ライン２１０６
は出力ストローブ信号を適切に位置決めするモノ
マルチ２１０８に伸び、出力ライン２１１０は出
力バイト選択信号を発生するための出力ライン１
９８０を有するフリツプフロツプ２１１６及び２
１１８をクロツキングする60ナノ秒のパルスをラ
イン２１１４に与えるモノマルチ２１１２をトリ
ガする。ライン２１１４はNANPゲート２１２
０に伸び、これはフリツプフロツプ２０８４から
の出力と共にライン１９７４に出力ストローブ信
号を与える。 ライン２０７２のライン始動信号は49カウン
ト・カウンタ２１２２に与えられ、これはロード
する。カウンタ２１２２はゲート２０８８が活性
化された時の第４の語毎にパルスを有するライン
２０９２によつてクロツキングされる。49カウン
ト・メモリ・カウンタ２１２２が最終カウントに
達すると、ライン２１２４の信号は、次のテレビ
ジヨン・ラインのビデオ期間部分を受けるまでゲ
ート２０８６及びゲート２０８８を無能化する。
ライン２１２４の信号はフリツプフロツプ２１３
０に伸びる出力ライン２１２８を有する250ライ
ン・カウンタ２１２６をクロツキングする。フリ
ツプフロツプ２１３０は出力ライン２１３２，２
１３４を有し、前者はゲート２１３６の１つの入
力に伸び、その別の入力は出力ストローブ・ライ
ン１９７４によつてクロツキングされる。フリツ
プフロツプ２１４０からのライン２１３８によつ
て与えられる。ライン２１３８の信号はライン・
ブランキングを与え一方ライン２１３２の信号は
12又は13ラインの一方のフイールド・ブランキン
グを与える。ゲート２１３６の出力はライン２１
４２に与えられ、これは反転されライン１９３４
（第２７ｂ図）にスイツチ禁止信号を与える。 ドロツプアウトが検出されかつドロツプアウト
指令信号がフリツプフロツプ２１４４に伸びるラ
イン１９２６に発生されたら、ライン１９７４の
3.58MHzの出力ストローブ信号はライン１９２６
のドロツプアウト指令信号をフリツプフロツプ２
１４４を介してライン２１４６に対してクロツキ
ングする。このようにして通過したドロツプアウ
ト指令信号はフリツプフロツプ２１４８をクリア
し、その出力ライン２１５０は、ゲート２１５８
を無能化しかつ書込み可能化信号がライン２０１
に与えられないようにするドロツプアウト無能化
信号をライン２１５６に与えるためにゲート２１
５２，２１５４によりゲーテイングされる信号を
有する。従つて、４語のうちの任意の１つにドロ
ツプアウトが生じると、書込み可能化信号は与え
られず、これにより不良なデータがメモリに書込
まれないようにする。第４の語毎に生じるライン
２０９０の信号は信号を適切に位置決めするモノ
マルチ２１６０をトリガし、その出力は他のモノ
マルチ２１６２に接続され、マルチ２１６２はラ
イン２１６４に150ナノ秒のパルスを与える。モ
ノマルチ２１６２の出力ライン２１６６はフリ
ツプフロツプ２１６８をクロツクするようにかつ
フリツプフロツプ２１７０のクリア入力に与えら
れる。ドロツプアウト禁止信号がライン２１５６
に存在しなければ、ライン２１６４の信号はゲー
ト２１５８によりゲーテイングされかつ第４の語
が入力ラツチ１９５６に書込まれた後の適切な時
間に書込み可能信号をライン２０１６に生じさせ
る。ライン２０９０はモノマルチ２１７４に与え
られ、これをトリガしてライン２１７６にRAS
始動信号を与える。これはライン２００８に
RASパルスを与えるフリツプフロツプ２１７８
をクロツキングする。出力ライン２１７６はモノ
マルチ２１８０をトリガし、これはライン２０１
２にCASパルスを生じさせるフリツプフロツプ
２１８４をクロツキングする出力ライン２１８２
を有する。ライン２１７６は２対１スイツチを含
む１対の２対1IC２１９０に対し選択ラインであ
るライン２１８８を介し６つの入力の１組から６
つの入力の他に組にアドレスを変化するようにフ
リツプフロツプ２１７０をクロツキングする出力
を有するモノマルチ２１８６をトリガする。スイ
ツチはメモリチツプ１９６６のアドレス入力に接
続される６つの出力ライン２０２０を有する。ア
ドレスは２対１スイツチ２１９０に接続した12出
力ライン２１９４を有するアドレス発生器２１９
２によつて与えられ、このアドレス発生器２１９
２は第２４図に関連して記載された状態で第４の
語毎に進められるライン２１６４の信号によつて
クロツキングされる。アドレス発生器２１９９か
らのライン２１９６は上記したようにメモリの列
の適切な群を選択するためのブロツク選択信号を
ライン１９９６に発生するフリツプフロツプ２２
００と共に働くフリツプフロツプ２１９８のクロ
ツク入力に与えられる。ライン２０７０のフイー
ルド開始信号は各フイールドの始めでアドレス発
生器２１９２、フリツプフロツプ２１９８，２２
００をクリアする。 第２８図はキヤプスタン・サーボ・ループ３０
２０、ヘツド・ホイール・サーボ・ループ３０２
２を示す。 上述したように、再生動作時にサーボ制御信号
を与えるために使用される通常のオフテープ水平
及び垂直同期情報は使用されず、その代りにサー
ボ系は、再生データから抽出された水平ライン期
間関連信号を使用して、即ち例えば第１及び１２
図に示されかつ上述したシーケンス・アダー回路
４０によつて記録時にテレビジヨン・データのス
トリームに挿入されるライン期間１０５０での特
異なデジタル語を使用することによつて制御され
る。 第２８図に於いて、ヘツド・ホイール・タコパ
ルス及び246Hz（NTSC基準）制御トラツク信号
のオフテープ信号はそれぞれライン３０２４，３
０２６を介して位相比較器３０２８に与えられ
る。この出力は再生／フレーム・バイアス・スイ
ツチ３０３２の再生接点を介して差動増幅器３０
３０（比較を行なう）に与えられる。スイツチ３
０３２のフレーム・バイアス接点は一定のフレー
ム・バイアス源３０３４に接続される。増幅器３
０３０への第２の入力は一定の基準電圧３０３６
に接続される。スイツチ３０３２は上述した論理
及びサーボ・フイードバツク回路２００内の再生
回路からのライン１９５０の信号によつて制御さ
れる。電圧制御発振器（VCO）３０４０は差動
増幅器３０３０の出力、従つてスイツチ３０４２
の再生接点に接続される。その記録接点はライン
３０６６の水平（Ｈ）基準信号から与えられるラ
イン３０４４のＨ／64基準信号を受ける。スイツ
チ３０４２はキヤプスタン・サーボ・ループ３０
２０に接続される。 周知のように、記録モード時に、キヤプスタン
及びヘツド・ホイール・サーボ３０２０，３０２
２はライン３０４４のＨ／64基準信号に応じて共
にロツクされる。 再生モードに於いて、垂直同期を誘導するため
にフレームを識別する特異なデジタル語の例は、
コンバータ／スイツチ回路５２（第１８ｂ図の解
読ゲート６２２，６２４と類似のものであつても
よい）の垂直パルス・デコーダ３０４６を介して
抽出される。デジタル語のこの抽出された例はラ
イン３０４８（第１図のライン６３４，６３６に
対応する）を介してそれぞれキヤプスタン及びヘ
ツド・ホイール一致ゲート３０５０，３０５２に
与えられる。これらゲートは、また、ライン３０
５４を介して上述の同期発生器１９２からのフレ
ーム基準同期信号を受ける。ゲート３０５０は
ANDゲート３０５８及びインバータ３０６０を
介してANDゲート３０５６に接続され、ANDゲ
ート３０５６は、また、ヘツド・ホイール一致ゲ
ート３０５２に接続される。ANDゲート３０５
８は、また、パルス検出回路３０２６に接続さ
れ、それはライン３０４８のフレーム識別特異デ
ジタル語の存在を検出する。 ANDゲート３０５６はANDゲート３０６８に
接続され、それは、また、ライン３０６６を介し
て同期発生器１９２から水平基準同期信号を受け
る。÷64分周器３０６８はANDゲート３０６４に
接続され、ヘツド・ホイール・サーボ３０２２の
サーボ・ループを制御するためにＨ／64信号を与
える。 再生時に、NTSCフオーマツトで４フイール
ド・シーケンスのフイールドの最初のもののライ
ン１を識別する特異なデジタル語の列はフレーム
基準信号と比較される。キヤプスタン・ゲート３
０５０がテープとフレーム基準とが適切に同期し
ていないということを検出すると、ANDゲート
３０５８は、スイツチ３０３２が増幅器３０３０
を一定のフレーム・バイアス源３０３４に接続す
るように働く論理レベルをライン１９５０に与
え、これによりフレーム基準に関してテープを適
切に位置決めするようにキヤプスタンが制御され
る。キヤプスタン一致ゲート３０５０は、次い
で、テープ同期状態を検出し、スイツチ３０３２
は再生位置に戻され、キヤプスタンはヘツド・ホ
イール・タコ信号にロツクされる。 ヘツド・ホイール一致ゲート３０５２がヘツ
ド・ホイールとフレーム基準信号との適切な同期
がされていないことを検出すれば、÷64分周器３
０６８に与えられ附加パルスを発生し、ヘツド・
ホイール・サーボ・ループ３０２２を介してヘツ
ド・ホイールを適切な同期にするように駆動す
る。ヘツド・ホイールがフレーム基準信号との同
期を達成すると、ヘツド・ホイール・サーボは水
平基準関連Ｈ／64信号にロツクされ、かつサーボ
系はテレビジヨン信号の同期再生を与えるように
カラー・フレーム化される。 パルス検出器３０６２は特異なデジタル語の存
在を検出し、フレーム識別デジタル語の不在時に
サーボの誤動作を防止する。 上述のことより明白なように、数個のROMが
本装置に示され、これらメモリのためのプログラ
ムが次の表に示されている。これらメモリは全て
４出力ラインを有する形式のもので、出力コード
は周知の16進フオーマツトのものである。これら
ROMのそれぞれに対して、アドレスは16進出力
（これは対応するアドレスで発生される）と共に
特定化される。

【表】

【表】

【表】

【表】

【表】 【図面の簡単な説明】

第１図は本明細書において記載されるデジタル
記録及び再生装置のためのシステム・ブロツク図
である。第２図は本明細書において記載される装
置に組込まれることができる複数の変換ヘツドを
支持する回転可能なヘツド・ホイールの簡単化し
た端面図である。第３図は横方向に記録されたテ
レビジヨン信号データ・トラツク及び縦方向に記
録されたキユー、制御及びオーデイオ・トラツク
を含む記録フオーマツトを一般的に示す磁気テー
プのセグメントの簡単化した平面図である。第４
ａ及び４ｂ図は記録動作時での本明細書において
記載される装置の部分の動作の間に生じるタイミ
ング・シーケンスの関係を示すタイミング図であ
る。第５ａ及び５ｂ図は再生動作時での本明細書
において記載される装置の部分の動作の間に生じ
るタイミング・シーケンスの関係を示すタイミン
グ図である。第６図はカラー・テレビジヨン信号
の単一のラインと水平ブランキング期間に含まれ
る水平同期パルス及びカラーバースト期間との関
係を関係と各ラインに対する水平ブランキング期
間の一部に挿入されるデジタル同期情報の相対タ
イミングとを示す。第７図は記録動作時における
ランダム・アクセス・メモリを制御するための回
路の電気回路図を示す。第８図は再生動作時での
ランダム・アクセス・メモリを制御するための回
路の電気回路図を示す。第９図は記録または再生
の一方の動作時におけるランダム・アクセス・メ
モリの動作を制御するために使用されるロジツク
及びクロツク発生回路の電気回路図を示す。第１
０図は再生動作時におけるランダム・アクセス・
メモリを制御するために使用される付加的回路の
電気回路図を示す。第１１図は複合カラーテレビ
ジヨン信号のカラー・サブキヤリアの位相に関し
てサンプルが適切な位置で取られるようにアナロ
グ・カラー・テレビジヨン信号のサンプルの位相
関係を調節するように使用される回路の機能的ブ
ロツク図を示す。第１２図は第６図において示さ
れるような水平ブランキング期間の間に付加され
るデジタル同期シーケンスを挿入するための回路
の機能的ブロツク図である。第１３図は図面を簡
単にする目的で一部分を削除したランダム・アク
セス・メモリの１つの電気回路図である。第１４
ａ及び１４ｂ図は24対８ビツト・コンバータ、並
列対直列コンバータ及びエンコーダの電気回路図
を構成する図である。第１５図は本明細書で記載
される装置の前置増幅回路の１つの電気回路図で
ある。第１６ａ及び１６ｂ図はオフテープ再生信
号の記号内干渉を訂正するために使用される等化
回路の１つの電気回路図を共に構成する。第６ｃ
−１，２図はデータ・ストリームの一部の記録の
波形及び深さをそれぞれ示すグラフ図である。第
１７ａ及び１７ｂ図はデコーダ回路、ドロツプア
ウト処理回路、オフテープ・クロツク獲得回路及
び直列対並列変換回路の電気回路図を共に構成す
る。第１８ａ及び１８ｂ図は８対24ビツト・コン
バータ、２対１スイツチ、識別数デコーダ、ドロ
ツプアウト処理回路及びパリテイ・チエツク回路
の電気回路図を共に構成する。第１９ａ及び１９
ｂ図は第１１図のブロツク図の動作を実行するた
めに使用され得る特定の回路の一形式の電気回路
図を共に構成する。第２０ａ，２０ｂ，２０ｃ，
２０ｄ，２０ｅ，２０ｆ及び２０ｇ図は第１２図
のブロツク図の動作を実行するために使用され得
る回路の電気回路図を構成する。第２１図は２対
１スイツチの電気回路図を示す。第２１図はサン
プリングが正しく行なわれた時の単一のサイクル
のカラー・サブキヤリア及び適切な位相関係を示
しかつ不正確な位相位置でなされているサンプリ
ングを点線で示された単一のサブキヤリアサイク
ルをも示す図である。第２３図は本明細書におい
て記載される装置に使用し得るドロツプアウト補
償器の一部のブロツク図である。第２４図はドロ
ツプアウト補償器の一実施例の動作時に生じるタ
イミング・シーケンスの関係を示す一群の図であ
る。第２５ａ及び２５ｂ図は第２６ａ及び２６ｂ
図に示されたドロツプアウト補償器のメモリのた
めのメモリ制御回路の一部の電気回路図を共に構
成する。第２６ａ及び２６ｂ図はドロツプアウト
補償器のメモリの電気回路図を共に構成する。第
２７ａ及び２７ｂ図は第２３図に示されたドロツ
プアウト補償器の動作を実行するために使用され
得るスイツチング回路を共に構成する。第２８図
は本明細書において記載された記録及び再生装置
のサーボ制御装置を示すブロツク図である。

Claims (1)

1. 【特許請求の範囲】 １ カラーテレビジヨン信号のためのデジタル・
   エンコーダに使用するための装置において、上記
   カラーテレビジヨン信号のバースト信号の周波数
   の倍数である速度のサンプリング・パルスを発生
   するためのサンプリング・パルス発生手段と、上
   記サンプリング・パルスに応じ、上記バースト信
   号を含む上記カラーテレビジヨン信号をサンプリ
   ングしかつ各サンプルをデジタル化するためのサ
   ンプリング手段と、少なくとも２つの実際のサン
   プルの関数として上記バースト信号のサンプル・
   レベルを生じさせ、上記バースト信号がそれに関
   して予定の位相を呈するサンプリング・パルスに
   よりサンプリングされる場合に得られるであろう
   サンプルを上記サンプル・レベルによつて表わす
   ようにするサンプル・レベル生成手段と、上記サ
   ンプリング・パルスの実際の位相と上記サンプ
   ル・レベル及び実際のサンプル間の差に従つた上
   記予定の位相との間の差を決定するための位相差
   決定手段と、上記決定された位相差に応じて、こ
   の決定された位相差を零値まで減少するように上
   記サンプリング・パルスの位相を調節するための
   調節手段とからなることを特徴とする上記装置。 ２ 複合アナログ・カラーテレビジヨン信号をサ
   ンプリングする際に使用するためカラーサブキヤ
   リア成分を有する該カラーテレビジヨン信号のカ
   ラーバーストに位相同期された出力クロツク信号
   を発生するための装置において、上記カラーサブ
   キヤリア成分の周波数の倍数であるサンプリング
   速度を有するクロツク信号によつて決定される時
   間で上記カラーテレビジヨン信号をサンプリング
   し、このカラーテレビジヨン信号のサンプルを発
   生するためのサンプリング手段と、位相安定クロ
   ツクによつてクロツキングされる上記サンプリン
   グ手段によつて発生される上記カラーテレビジヨ
   ン信号の水平ラインのカラーバースト・サイクル
   の基準サンプルを記憶しかつ上記基準サンプルと
   位相同期した上記出力クロツク信号を発生するた
   めの基準サンプル記憶手段と、上記出力クロツク
   信号によつてクロツキングされる上記サンプリン
   グ手段によつて発生される上記カラーテレビジヨ
   ン信号の引き続いた水平ラインからのカラーバー
   スト・サイクルの比較サンプルの組を記憶するた
   めの手段と、記憶された比較サンプルの各組のも
   のの位相と上記基準サンプルの位相との間の変化
   を検出し、位相変化の大きさを表わす誤差信号を
   発生するための手段と、上記位相変化の大きさが
   予定の制限値以内にある時に発生される誤差信号
   に応じて上記発生された出力クロツク信号の位相
   を調節するための手段と、上記誤差信号の大きさ
   が上記予定の制限値の外側にあることに応じて上
   記基準サンプル記憶手段がバーストサイクルの新
   たな基準サンプルを記憶するようにしかつそれに
   よつてこの新たな基準サンプルと位相同期した新
   たな出力クロツク信号を発生するようにする手段
   とからなることを特徴とする上記装置。 ３ 複合アナログ・カラーテレビジヨン信号のカ
   ラーサブキヤリア成分の周波数の倍数である速度
   でサンプリングされる該カラーテレビジヨン信号
   のサンプリングの位相位置を制御するための装置
   において、附与されるクロツク信号によつて決定
   される特定の位置及び上記サンプリング速度で上
   記カラーテレビジヨン信号をサンプリングしてこ
   のカラーテレビジヨン信号のサンプルを発生する
   ためのサンプリング手段と、附与されるクロツク
   信号が位相安定である時に上記サンプリング手段
   によつて発生される水平ラインのカラーバース
   ト・サイクルの一組の基準サンプルを記憶しかつ
   上記基準サンプルと位相同期した出力クロツク信
   号をそれから発生するための第１の手段と、位相
   誤差信号が附与されることに応じて上記発生され
   た出力クロツク信号の位相を調節するための位相
   調節手段と、附与されるクロツク信号が上記位相
   調節手段からの上記位相調節された出力クロツク
   信号である時に上記サンプリング手段によつて発
   生される引き続いた水平ラインのカラーバースト
   からの上記カラーバースト・サイクルの一組の比
   較サンプルを記憶するための第２の手段と、上記
   第２の手段に接続されており、それに記憶された
   上記比較サンプルを検査しかつ上記基準サンプル
   の位相と上記比較サンプルの位相との間の位相差
   の検出に応じて位相誤差信号を発生しこの位相誤
   差信号を上記位相調節手段に与えるための手段
   と、上記誤差信号をモニタしかつこの誤差信号が
   予定の制限値を越える時にカラーバースト・サイ
   クルの新たな組の基準サンプルを上記第１の手段
   が記憶するようにさせる手段とよりなることを特
   徴とする上記装置。