JPH0522435B2 - - Google Patents

Description

【発明の詳細な説明】

［産業上の利用分野］ 本発明はテレビジヨン信号を伝送チヤンネルを
介して伝送するために処理する装置に関し、特に
デジタル技術を利用してテレビジヨン信号を記録
再生するための装置に関する。 ［従来技術とその解決すべき問題点］ 従来のビデオテープの記録再生は磁気テープの
幅方向に走行する４個の磁気ヘツドを有する記録
及び再生用回転磁気ヘツドを使用している。かか
る従来技術の装置はFM信号を記録再生するが、
周知の多くの原因により付随した困難な問題点を
伴う。 本発明はFM信号を使用しない方式により上記
の問題を解決することを目的とする。 ［問題点を解決するための技術手段］ 本発明は、FM記録を使用しないでデジタルテ
レビジヨン信号の記録、再生を行なう。 本発明は、各テレビジヨンラインの水平ブラン
キング期間を圧縮し、この圧縮されたブランキン
グ期間にデジタル同期情報を挿入し、得られた処
理済デジタルテレビジヨン信号をデータ伝送チヤ
ンネルに送出するようにしたビデオ信号の処理装
置を特徴とする。 本発明によると、各テレビジヨンラインに挿入
されるデジタル同期情報は従来の水平同期及びカ
ラーバーストにより得られるよりも充分に多い情
報を提供する。 又データがメモリに書き込まれない場合には各
水平ライン期間に利用可能な時間区間が得られ、
他の動作が可能となり、或はヘツドの切り替え、
時間基準の修正等の動作に利用できる時間が長く
なる。 本発明の実施例である記録及び再生装置を略示
する第１図のブロツク図に於いて、信号路の太い
実線部は記録動作時に関連し、ハツチ線部は再生
動作時に関連する。細い線はビデオ信号に関連し
ない制御信号、クロツク信号等の信号路である。
線の太さは並列導線数を意味せず、後述するよう
に、信号路は単一ラインの直列データ、８ビツト
の並列データ又は24ビツトの並列データのための
路を含む。当該装置は第１図に関連して最初に記
録処理について述べられ、次いで再生処理につい
て述べられる。 複合アナログ・カラーテレビジヨン入力信号は
ライン３０を介して入力処理回路３２に与えられ
る。回路３２はDCクランプ、フイルタ処理、水
平同期信号の分離処理等を行ない、次いでこの回
路３２からの出力信号はライン３４を介してアナ
ログ対デジタル変換回路３６に与えられる。入力
処理回路３２は本出願人により製造されているデ
ジタル・タイムベース・コレクタTBC−800であ
つてもよい。 入力処理回路３２からのクランプされかつ水平
同期分離されたアナログ・カラーテレビジヨン信
号はライン３４を介してアナログ対デジタル変換
回路３６に与えられ、８ビツト２進符号化信号フ
オーマツトに変換され、次いで８並列ライン３８
を介してデジタル同期シーケンス・アダー４０に
与えられる。アナログ対デジタル変換回路３２は
複合カラーテレビジヨン信号のサブキヤリア成分
の周波数の３倍の周波数でアナログ・カラーテレ
ビジヨン信号をサンプリングする。勿論サブキヤ
リア周波数の４倍以上のサンプリング周波数を用
いてもよい。NTSCテレビジヨン信号フオーマツ
ト方式で、サブキヤリアの信号周波数は約3.58M
Hzで、PAL及びSECAM方式でのそれは約4.45M
Hzである。従つて、NTSC方式でのサンプリング
速度は約10.7MHz、PAL及びSECAM方式では約
13.3MHzである。 アナログ対デジタル変換回路３６によりなされ
るサンプリングを制御するために使用されるクロ
ツクはクロツク発生器及びバースト記憶回路４２
によつて発生され、この回路４２はサンプリン
グ・クロツクの位相シフトを行なつて、サンプル
がカラー・バースト成分の位相に関して正確な位
置で、より詳細にはブランキング・レベルに関し
て正に向う零交差即ち0°位相位置、120°及び240°
位相位置で常にアナログ・カラーテレビジヨン信
号に関連して取られる。これにつき、0°、120°及
び240°の位相位置は水平ブランキング期間の間に
生じるサブ・キヤリア・サイクルのバーストに及
び、またサンプリングは明らかにカラー・テレビ
ジヨン信号のビデオ情報期間の間で連続するが、
0°、120°及び240°位置についての基準は単にバー
ストの存在の間でのみ当てはまることに留意され
たい。サンプルがこれら位相位置で一致するよう
にサンプリングを正確に制御することによつて、
当該装置の引続く動作の間で種々の長所が得ら
れ、最も大きな長所は再生時当該装置がFM記録
装置のタイムベース・コレクタの場合サブキヤリ
アの位相変化を測定する必要のないことである。
安定な基準サブキヤリア信号（例えば放送局の局
基準信号）がライン４４を介してクロツク発生器
に与えられる。クロツク発生器及びバースト記憶
回路４２はライン４６を介してＡ／Ｄ変換器３６
に相互接続されている。後述するように、回路４
２のバースト記憶部分はＡ／Ｄ変換器３６と関連
したバースト記憶部と相関し、クロツク信号を必
要に応じて位相シフトし、アナログ・カラーテレ
ビジヨン信号が常に同じ位相位置でサンプリング
されるようにする。これは、入来バーストをサン
プリングする位相が変化したと決定されるまで
（この時に、サンプリング・クロツク信号が与え
られるバースト記憶部がサンプリング・クロツク
信号を発生するための新たな「標準」を与えるよ
うに更新あるいはリフレツシユされる。）、前に記
憶したバースト・サンプルから与えられるクロツ
ク信号によるサンプリングの結果として１つおき
の水平ライン毎に入力ビデオ信号から得られるバ
ーストのサンプルを評価することによつて達成さ
れる。位相調節がなされた後には、Ａ／Ｄ変換器
３６のバースト記憶部は、入来アナログ・カラー
テレビジヨン信号の位相関係がサンプリングを再
位相決めする目的のためＡ／Ｄ変換器３６のバー
スト記憶部に新たなバースト情報を記憶させる必
要のため充分に変化せしめられたということを回
路４２が検出するまで、リフレツシユされない。
後に詳細に述べるように、クロツク発生器及び
Ａ／Ｄ変換器３６のバースト記憶部は極めて高速
で作動し、リフレツシユの決定がなされた後に単
一のテレビジヨン走査線（ライン）の時間上りも
短い時間でサンプリングを完全に再位相決めする
ことができる。「ワイルド・スイツチ（Wild
switch）」が入力信号内で生じ、それによりその
スイツチの前に存在した信号に関して根本的に異
なつた位相関係を有するならば、サンプリングを
再位相決めするための決定は数個の走査線内でな
されＡ／Ｄ変換器３６のバースト記憶部は次のテ
レビジヨン走査線内で再位相決めされる。 Ａ／Ｄ変換器３６によつて取られるデジタル・
サンプルは８つのライン上で８ビツト並列デジタ
ル語の形でデジタル同期シーケンス・アダー４０
に与えられる。このアダー４０は記録及び再生動
作時に使用される必要な同期情報を与える目的の
ため水平ブランキング期間の一部にデジタル同期
情報又は他の情報を挿入する。デジタル語はライ
ン３８を介してシーケンス・アダー４０に供給さ
れるが、例えば編集処理の際に使用される他の装
置によつてライン３９に供給されることもでき
る。水平同期パルスと通常使用されるテレビジヨ
ン信号方式に於ける複合アナログ・カラーテレビ
ジヨン信号のサブキヤリアの位相との間には正確
な位相関係がないということを留意されたい。こ
の理由のため、水平同期パルスが分離されかつ引
続いてその出力に再構成せしめられる。しかしな
がら、水平同期パルスが除去せしめられる際、走
査線対走査線基準でビデオ情報を決定するある手
段が必要となり、デジタル同期シーケンス・アダ
ー回路４０は情報をデータ・ストリームに挿入す
ることによつてこの動作を行なう。テレビジヨン
信号のビデオ・データ期間のデジタル・サンプル
にデジタル同期情報を加えて、処理カラー・テレ
ビジヨン信号を形成する。これはライン４８を介
して回路５０及び５２に与えられる。回路５０及
び５２のそれぞれは２つの入力の一方をその出力
に与える２対１スイツチとして知られている８対
24ビツト変換器を有している。記録時に、ライン
４８の信号が出力に与えられ、再生時には再生信
号路１４６又は１４８に生じる信号が出力に与え
られる。８対24ビツト変換器はランダム・アクセ
ス・メモリ（RAM）を介して処理を行なうため
３つの継続した８ビツト語を１つの24ビツト並列
語に単に変換する。当該装置に使用される特定の
メモリが８ビツト速度で情報を充分高速で処理で
きるなら変換器は不要である。これに関し、３つ
の８ビツト語を１つの24ビツト語に変換すること
はデータが８ビツト・データのクロツク速度の1/
３でクロツキングされるということを留意された
い。回路５０及び５２からのデ−タはライン５４
及び５６を介して図示された一群のRAM回路に
与えられる。図は再生時これらメモリに伸びるス
イツチからの信号路をも示す。ただ一群のライン
がこの相互接続のために使用され、即ち記録時の
信号路は再生時の信号路と同じ導線を使用すると
いうことに留意されたい。 回路５０からのライン５４はRAM６０，
RAM１及びRAM６２，RAM３に伸び、ライン
５６はRAM６４，RAM２及びRAM６６，
RAM４に伸びる。メモリ６０〜６６の動作はそ
れらに関連したデータの書込み及び読み出しに関
して第４ａ，４ｂ，５ａ及び５ｂ図に示されるタ
イミング図を用いて詳記される。メモリ６０及び
６２の出力はライン７０を介して24対８ビツト変
換器７２に与えられ、メモリ６４及び６６の出力
はライン７４を介して24対８ビツト変換器７６に
与えられる。これらメモリが８ビツト語の速度で
データを処理できれば、24対８ビツト変換器は不
用である。変換器７２及び７６の出力はそれぞれ
のライン７８及び８０を介して回路８２及び８４
に与えられる。これら回路はパリテイ情報ビツト
を加え、並列８ビツト情報を直列データに変換し
かつ非DC、自己クロツキング非零復帰フオマツ
トとして特徴づけられた符号化フオーマツトにデ
ータを符号化するパルス符号変調方式を使用して
符号化を行なう。回路８２からの符号化されたデ
ータはライン８６を介して増巾器８８及び９０に
与えられる。これら増巾器は後述する理由で１，
３，５及び７で示された変換ヘツド９６に伸びる
出力ライン９２及び９４に接続されている。パリ
テイ及び符号化回路８４はライン９７に接続さ
れ、これは増巾器９８及び１００と接続し、これ
ら増巾器の出力ライン１０２及び１０４は２，
４，６及び８で示された変換ヘツド１０６に伸び
る。図面より明らかな通り、変換ヘツド９７は第
１の信号チヤンネルからの符号化データを記録
し、一方変換ヘツド１０６は第２のチヤンネルか
らの符号化データを記録する。 第２図は１から８で表わしたヘツドが共通軸平
面に於いて等間隔に隔てられてヘツド・ホイール
１０８に装着されていることを示す。これら変換
ヘツドに与えられる信号は、記録電流がそれらヘ
ツドに与えられヘツドが磁気テープと接触してい
る時に磁気テープに記録される。公知の４ヘツド
構成のものと異なり８つのヘツドを使用すること
により、２つのヘツドが２つの別々のトラツクに
同時に記録されうる。従つて、４つのヘツドより
なる１つのヘツド群は１つのチヤンネルからのデ
ータを記録し、一方他のヘツド群は他のチヤンネ
ルからのデータを記録する。このような構成は米
国特許第3497643号に記載されている。該特許に
よる８つのヘツドは本明細書で開示するところの
もの即ち別々の情報の２つのチヤンネルを同時に
記録するものとは異なり冗長記録の目的のために
使用される。 第１図に於いて、再生時での動作が次記載され
る。再生信号路は斜線によつて示されている。変
換ヘツド９６及び１０６は信号を前置増巾器１０
９に与え、これは再生された信号を増巾して２対
１スイツチ１１０及び１１２に与える。これらス
イツチは前置増巾器から適切な信号を選択し、こ
れらをそれぞれの出力ライン１１４及び１１６に
与える。これらラインはそれぞれ等化及びドロツ
プアウト処理回路１１８及び１２０に伸びる。回
路１１８及び１２０の出力１２４，１２６は一方
の回路１１８及び１２０の出力を入力ライン１３
２及び１３４にスイツチするようになつているス
イツチ１２８，１３０に伸びる。ライン１３２，
１３４は復号、ドロツプアウト処理、クロツク獲
得及び並直列変換回路１３８，１４０に伸びる。
２チヤンネルの情報が再生さているため、各チヤ
ンネルは継続したラインのテレビジヨン信号情報
を同時に処理し、再生時での２つの情報チヤンネ
ルの反転は隣接した水平ライン対の垂直位置を反
転することになり、従つてビデオ映像を悪化させ
る。この理由のため、スイツチ１２８及び１３０
は一方の等化器１１８又は１２０の出力を一方の
デコーダ回路１３８又は１４０に与えることがで
きる。スイツチ１２８及び１３０の位置はライン
１４２を介して再生メモリ制御論理回路（第１０
図）から与えられる制御信号によつて制御され、
この信号は回路５２に含まれる復号化回路によつ
て検出されるライン識別信号によつて決定され
る。 それぞれの回路１３８及び１４０がデータを復
号化（デコード）し、データにエラーがあるかど
うかを決定するためのパリテイ・チエツクを行な
い、再生時に使用するためデータそれ自体からク
ロツクを獲得（再生検出）しそして直列データを
並列データに変換（即ち直列データを８ビツト並
列デジタル語に戻す）した後に、データは図示さ
れるようにメモリ６０〜６６に与えられるべく回
路５０及び５２にライン１４６及び１４８を介し
て与えられる。メモリ６０及び６２から読出され
たライン１５０のデータは２対１スイツチ１５２
に与えられ、メモリ６４及び６６からのデータも
ライン１５４を介してスイツチ１５２に与えられ
る。スイツチ１５２は一方のライン１５０及び１
５４からのデータを選択し、それをドロツプアウ
ト補償器１６０に与える。この回路１６０は再生
時にデータに検出されたエラー、欠陥等を補償す
るためのデータ・ストリーム（データの流れ）に
情報を挿入する。ドロツプアウト補償器１６０が
２つの遅延線よりなる場合に、水平ビデオライン
に沿つた同一の相対位置に生じるが２ライン前即
ちビデオ・ラスクの４水平ライン位置前に生じる
データ語（データ・ストリームで失なつた情報を
相対的に表わしている。）を挿入する。この点に
関して、NTSC５２５ラインのテレビジヨン方式
の画は各ラインのビデオデータ位置に約570の８
ビツト・サンプルを有し、第２の前のラインは同
じサブキヤリア位相のものでほとんどの場合再生
されている実際のビデオ情報と内容に於いて比較
的に近い情報を有しているために、欠陥情報に対
してデータ・ストリームにそのようなデジタル語
を挿入してもほとんどの場合ビデオ情報に顕著な
障害を与えない。しかしながら、より正確な補償
のため、ドロツプアウト補償器１６０は２６２ラ
イン遅延装置（NTSC方式にあつて）からなり、
前のフイールドで生じたデータを挿入する。挿入
データが欠陥データから５２５ライン・テレビジ
ヨン・ラスタで１ライン位置離れているにすぎな
いため、この処理は欠陥データにより正確な補償
を与えることになり、挿入された情報が欠陥デー
タの1/60秒前に生じた場合でもほとんど同一の画
が表示される。 本装置の動作の間に、２対１スイツチ１５２か
らのデータがエラーも欠陥等も検出されなかつた
ら、ライン１５６を介してスイツチ１６２に与え
られる。このスイツチは下側位置の可動接点１６
４を有し、データはこれを通つてデジタル対アナ
ログ（Ｄ／Ａ）変換器１７０にライン１６６を介
して与えられる。データに欠陥があると決定され
た場合に、スイツチ１６２の可動接点は上側位置
に設定され、ライン１６８を介してドロツプアウ
ト補償器からデータを受ける。これら可動接点位
置を切換えることによつて、現在の実際のデータ
又は補償器１６０からの置換データがＡ／Ｄ変換
器１７０に与えられる。 スイツチ１６２及び補償器１６０の動作を制御
するために、制御ライン１７４が設けられてい
る。ライン１７４の信号は、データがRFドロツ
プアウトあるいはパリテイ・エラーの検出により
それぞれ欠落したかあるいはエラーを呈している
時は、スイツチ１６２を上位置にする。ライン１
７４は補償器１６０にも伸び、その動作のある部
分、特にデータの記憶即ち書込みを制御する。補
償器から良好なデータを置換することのみが所望
されるため、欠陥データの補償器１６０への記憶
は時間的に後にスイツチ１６２によつて与えられ
る欠陥データとなりうるという点に留意された
い。この理由のため、スイツチ１６２を作動する
ライン１７４の信号は補償器１６０に於ける欠落
又はエラー・データの書込みを禁止するようにも
働く。 この２ライン遅延ドロツプアウト補償器は本出
願人の製造に係るデジタル・タイムベース・コレ
クタTBC−800に含まれる２ライン遅延回路と同
構成であるため本明細書では詳細に言及しない。
２６２ライン遅延ドロツプアウト補償器１６０は
NTSC方式のもので、PAL又はSECAM方式に対
して全フイールドの情報を記憶する補償器は３１
２ライン遅延装置と180°クロマ位相反転器とを必
要とするということを留意されたい。 データ・ストリームがドロツプアウト補償を受
けた後に、それはスイツチ１６２及びライン１６
６を介してＤ／Ａ変換器１７０に与えられる。こ
れは上記TBC−800コレクタに使用されている周
知の回路を使用して８ビツト・デジタル語をアナ
ログ信号に変換する。ライン１６６のデジタル・
データはまた24対８ビツト変換器１７３にも与え
られ、例えば編集目的のための他の装置とインタ
ーフエイスされうる８ビツト語の情報をライン１
７５に与える。 データがアナログ信号に変換された後に、それ
はライン１８４を介して出力処理回路１８６に与
えられる。この回路１８６はアナログ信号に適切
なDCレベルを与え、フイルタ処理を行ない、振
巾等化を行ない、黒クリツピングを与えかつ水平
同期、サブキヤリア・カラー・バースト、垂直同
期及び等化パルスを信号に与えて完全な複合アナ
ログ・カラー・テレビジヨン信号がライン１８８
の出力に生じるようにする。このような処理回路
もTBC−800で使用されているように周知であ
る。 放送局の基準ビデオはライン１９０を介して同
期発生器１９２に与えられる。これは基準クロツ
ク信号をライン１９４を介してクロツク発生器及
びスイツチング回路１９６に与える。この回路は
第１図に示される種々の回路に種々のクロツクを
ライン１９８を介して与える。論理及びサーボ・
フイードバツグ回路２００はテープ及びヘツド・
ホイールを駆動するためのサーボ制御回路に接続
され、後述のようにテープ駆動キヤプスタン及び
回転ヘツド・ホイールと関連した例えばタコメー
タからテープ・トランスポート・サーボ信号を受
ける。更に、編集並びにマスタ記録及び再生モー
ド制御信号が回路２００に与えられ、この回路は
本装置の動作を制御するためクロツク発生器及び
スイツチング回路１９６に制御信号を与える。 記録動作時に入力３０に与えられる複合カラ
ー・テレビジヨン信号と再生動作時にライン１８
８の出力に与えられるカラー・テレビジヨン信号
は実時間データであるように意図されている。即
ち、この信号は連続しておりかつ局基準信号と同
期しており、水平及び垂直同期パルス、サブキヤ
リア周波数等について基本タイミングを有してい
る。しかしながら、磁気デープに記録されるデジ
タル信号の処理は記録信号に対するデープの欠陥
の影響を少なくするためのデータを時間拡大する
ようになされる。換言すれば、信号は実時間クロ
ツク速度よりも遅いクロツク速度でテープに記録
されるが、情報が失なわれないように単一のチヤ
ンネルではなく２つのチヤンネルに記録される。 第１図に関連して記録及び再生は４つの段階で
生じるものとして記載される。即ち、処理された
デジタル・カラー・テレビジヨン信号は、(1)実時
間クロツク速度でメモリRAM１〜RAM４に書
込まれ、(2)より遅い速度で２つの別々のチヤンネ
ルでそれらメモリから読出されて記録され、(3)２
つのチヤンネルでテープから再生されてより遅い
速度でメモリに書込まれ、(4)実時間速度でメモリ
から読出され単一のチヤンネルに組合せられ実時
間速度でカラー・テレビジヨン信号を再生するよ
うにされる。このことより、ランダム・アクセ
ス・メモリ又は他のメモリ装置が記録及び再生の
両動作にあつて使用され、記録時にデータは高速
で書込まれ低速で読出され、再生時には低速で書
込まれ高速で読出されることに留意されたい。 記録動作に関連して、ライン４８の入力データ
が回路５０及び５２を介して４つのメモリRAM
１〜RAM４のそれぞれに与えられることに留意
し、第１図と共に第４ａ図を参照されたい。デー
タはメモリにテレビジヨンのライン対ライン基準
で選択的に書込まれかつ読出され、各メモリは１
つのテレビジヨン・ラインのためのデータを記憶
することができる。従つて、ライン４８のテレビ
ジヨン信号はライン対ライン基準でメモリに選択
的に書込まれる４ラインのデータの継続した群か
らなるものと考えることができる。データのライ
ンの書込みの順序に関連し、第４ａ図に示すよう
に、最初のラインがRAM１に書込まれ、次いで
ライン２がRAM２に書込まれ、その後ライン３
がRAM３に書込まれ、最後にライン４のデータ
がRAM４に書込まれる。RAM１及び３とRAM
２及び４はそれぞれ作動的に接続され、データは
実時間速度でこれらRAMに書込まれる。同様第
４図に示すように、ライン１及び２のデータは低
速で、即ち時間拡大した速度で読出され、RAM
１及び２からの情報の読出しはRAM３及び４へ
のライン３及び４の書込みの間に生じる。同様
に、ライン３及びライン４のRAM３及びRAM
４からの読出しはRAM１及びRAM２にライン
１及び２が書込まれている間に生じる。従つて、
これらメモリへの記録動作時の書込みは実時間速
度で生じ、メモリからのデータの読出しはより遅
い速度即ち時間拡大した速度で生じ、RAMは同
時に読出し及び書込み動作を行なうことはない。
更にまた、ライン１及びライン２のデータは別々
のチヤンネルに与えられ、RAM３及び４からの
ライン３及び４の同時の読出しは別々のチヤンネ
ルで生じる。データのこれらメモリへの書込みは
ピデオ信号それ自体から与えられるクロツク速度
でなされ、低速でメモリからデータを読出すため
に使用されるクロツクは信号処理動作を制御する
ために使用されるタイミング信号であり、エンコ
ーダ（符号化器）８２内の回路によつて発生され
る。第４ａ図に関連し、書込みクロツクは3.58M
Hzの入力クロツクであり、読出しクロツクは
1.6MHzのエンコーダ・クロツクである。 再生時に、メモリの読出し及び書込み動作の相
対タイミングは第１図のブロツク図に関連し第５
ａ図を参照することにより理解できる。ライン１
及び２のデータは時間拡大した低速度でRAM１
及び２に同時に書込まれ、ライン３及び４の
RAM３及び４への同時の書込みも同じ低速度で
書込まれる。RAM３及び４への書込みがなされ
ている間に、ライン１及び２のデータはそれぞれ
RAM１及び２から実時間速度で逐次的に読出さ
れ、またライン３及びライン４のデータはライン
１及び２のデータをRAM１及び２に同時に書込
んでいる間に実時間速度で逐次的にRAM３及び
４から読出される。従つて、これらRAMからの
出力は、データがメモリに時間拡大した低速度で
書込まれても実時間速度でデータのラインの正し
いシーケンスを与え、これらメモリは同時に読出
し及び書込みを行なわない。メモリへのデータの
書込みを制御するクロツクはデコーダ回路により
発生される1.6MHzのクロツクであり、データそ
れ自体より得られる。メモリからデータを読出す
ためのクロツクは3.58MHzの局基準信号と同期さ
れ、これは勿論実時間である基準クロツク信号で
ある。 次に、磁気テープに記録されかつ再生される実
際のデータについて第６図を参照して述べる。第
６図は記録すべきテレビジヨン画像の各水平ライ
ンに対するテレビジヨン信号データをNT−SC方
式に関連して示す。第６（１）図には、カラー・
サブキヤリア（SC）の227.5サイクル分が示さ
れ、左側に示される始めの部分は水平（Ｈ）ブラ
ンキング期間であり、次いでビデオ期間（サブキ
ヤリアの約190サイクル分）がある。周知のよう
に、複合アナログ・カラー・テレビジヨン信号は
各テレビジヨン・ラインの最初に水平同期パルス
を、次いでビデオ情報の前サブキヤリア周波数信
号の約８〜11サイクル分のバーストを有してい
る。第６（１）図に於いて、水平同期及びバース
ト・サイクル部は水平ブランキング期間内で点線
で示され、サブキヤリアの37サイクル分に等しい
期間を有するように示される。 上述したように、水平同期信号及びサブキヤリ
アのバーストはデジタル同期アダー回路４０によ
つて複合カラー・テレビジヨン信号から除去され
る。本実施例装置はこの時間期間内にデジタル同
期情報を挿入するようになつている。必要な同期
情報は完全な水平ブランキング期間よりもかなり
短い時間水平ブランキング期間内で書込まれ、デ
ータの書込みは水平ブランキング期間の最初の12
サイクル分のサブキヤリア期間に置かれるように
サブキヤリアの約25サイクル分に等しい期間の間
各水平ライン期間の開始に際し遅延される。この
遅延は図ではサブキヤリアの25サイクル分に等し
いものとして示されている。しかしながら、メモ
リへのデータの書込みを制御する信号は実際は
25.5サイクル分遅延されたものであり、書込み信
号は12サイクル分の同期シーケンスを書込むよう
に同期され、その後各ラインについて190サイク
ル分の有効ビデオ情報が続き、全202サイクル分
はメモリに常に書込まれるテレビジヨン信号ライ
ン期間を形成する。残りの25.5サイクル分は無視
される。デジタル同期シーケンスはサブキヤリア
の12サイクル分より多少大きくあるいは小さく決
定されてもよく、更に各テレビジヨン・ラインの
有効ビデオ期間のサブキヤリア・サイクル数は
190よりも多少大きくともよい。しかしながら、
有効ビデオ期間、同期シーケンス及び遅延部の全
体は各水平テレビジヨン・ラインに対して227.5
サイクル分に等しくなければならない。テレビジ
ヨン・ラインに挿入される同期情報は水平同期及
びカラー・バーストによつて与えられたものより
も相当に大きな情報を与える。従つて、第６
（１）図に示されるように、メモリへのデータの
書込みはサブキヤリアの約25サイクル分に対応す
る各水平ラインの始めの間の期間遅延され、水平
ブランキング期間の最後の12サイクル分のサブキ
ヤリア期間の間デジタル同期シーケンスがデー
タ・ストリームに加えられ、これはデジタル同期
シーケンス・アダー回路４０によつて達成され
る。このデジタル同期シーケンスはテレビジヨ
ン・ラインビデオ情報期間と共に処理したテレビ
ジヨンライン・ライン情報としてメモリに書込ま
れ、ビデオ情報期間はサブキヤリアの190サイク
ル分に等しい時間期間の間伸びる。 入力アナログ・テレビジヨン信号はサブキヤリ
ア周波数の好ましくは３倍の速度でサンプリング
されるため、各テレビジヨン・ラインのビデオ期
間部分に対して570の８ビツト・デジタル・サン
プルが存在する。このデータは加えられた同期デ
ータ・シーケンスと共にメモリRAM１〜RAM
４の１つに書込まれるためライン４８に存在す
る。 処理したテレビジヨン信号情報をメモリに書込
む際のサブキヤリアの25サイクル分の遅延はデー
タがメモリに書込まれない時間期間をライン期間
時に与え、これは、この時間期間がヘツド・スイ
ツチング及び時間軸補正をなすために以後に使用
されることができるということを意味する。換言
すれば、記録時に情報の書込みが開始される前に
遅延が生じるため、処理されたテレビジヨン信号
データがメモリに再度書込まれる再生時にも、テ
レビジヨン信号のライン対ライン・シーケンスを
再構成するためにメモリからデータを読出す前に
同一の遅延が必要となる。 水平ブランキング期間の後の部分に挿入される
デジタル同期情報はクロツク情報、フレーム及び
フイールド識別情報、ラインが奇数又は偶数のラ
インかを識別する情報を含んでいる。 変換ヘツドを支持するヘツド・ホイールの回転
及びトランスポートを制御するサーボ系は一般的
に周知で、第２８図のブロツク図に関連して以下
に記載される。記録時に、ヘツド・ホイール及び
トランスポートのサーボ系は水平ラインに関連し
た信号を使用し、これは本装置に於いて、入力処
理回路３２によつて入力テレビジヨン信号から誘
導されたＨ／64信号であり、この信号はヘツド・
ホイール１０８の回転を制御するために使用さ
れ、それによつてヘツド・ホイールの回転及びキ
ヤプスタン又はテープトランスポートが共にロツ
クされる。再生時に、水平ライン同期情報を与え
るために識別信号が使用され、垂直同期関連信号
が垂直同期信号を誘導するため及びカラー・フレ
ーミングのための情報を与えるべく使用される。
NTSCカラー・テレビジヨン・フオーマツトのた
めに設計された装置に於いて、シーケンス・アダ
ー回路４０によつて加えられる情報は４フイール
ド・シーケンスに於いて各ライン期間に対し実際
のライン期間数を含み、これらライン期間は１か
ら1050番まで番号がつけられる。 NTSCカラー・テレビジヨン信号の４フイール
ド・シーケンスの各４番目のフイールドに続く垂
直期間の間、回路４０はライン期間1050番の有効
ビデオ部分に一連の特異なデジタル語を挿入す
る。この語の列は適切なカラー・フレーミングを
なすために垂直同期を分離すべくサーボ系によつ
て使用される。 第６（２）図は水平ブランキング期間を示す。
サブキヤリアの25サイクル分の書込み遅延が左側
に示され、続いてデジタル同期シーケンスが加え
られる12サイクル分の期間が示される。９サイク
ル分のクロツク・シーケンスが有り、次いで識別
第１即ち「ID１」クロツク・サイクルが有り、
その後フレーム識別「Ｆ」サイクルが有り、最後
に識別第２即ち「ID２」サイクルが有る。ID１
及びID２情報は装置に作動にあつて種々の利点
を与える。これら利点はFM記録装置に於いて固
有な「サイクル・ホツプ」を免がれるようにする
長所を含んでいる。この長所は記録の前に決定さ
れているサブキヤリアの位相に対して水平ライン
を同期することに基づき、これは９サイクルのク
ロツク・シーケンスとID１及びID２情報に含ま
れている。クロツク・シーケンスの９サイクルの
それぞれは第６（３）図の左方に拡大して示さ
れ、特に２進符号化された数０，０及び５からな
る。クロツク・サイクルの２進表示はまた第６
（４）図の左側の部分にも示され、０を表わす低
レベルの８ビツト列２つと、10進数５に対する２
進数である高レベルの20ビツト及び22ビツトと低
レベルの21ビツトとを有する数５とからなる。パ
リテイ・ビツトもデ−タに加えられており、これ
はシーケンスが直列化される時にシーケンスが24
個の継続した０として現われるようにする（その
後シーケンス「１０１」が続く）。これは後述の
ように語同期を識別するために再生時の復号化の
際に使用される。ID１と記号づけられたサイク
ルは、特定の数の３つのサンプル、例えばビデ
オ・ラインが奇数のラインの場合２のためのデジ
タル表示及び偶数のラインの場合20のためのデジ
タル表示を含んでいる。同様に、サイクルID２
は例えば奇数ラインに対しては10のためのデジタ
ル表示を偶数ラインに対しては40のためのデジタ
ル表示を含む。従つて、４つの別々の数がID１
及びID２に含まれ、ラインが奇数あるいは偶数
かを識別する数が与えられる。 ID１及びID２間に与えられた11番目のサイク
ルにフレーミング情報Ｆを与えることができ、ラ
インが位置するフイールド及びフレームを識別す
る情報を装置が即座に有することができるように
する。NTSC方式は４フイールド・シーケンスを
含み、フレーミング・セルに含まれる情報はそれ
が全４フイールド・シーケンスの第１又は第２の
いずれかのフレームの第１又は第２のフイールド
かを識別することができる。更にまた、４フイー
ルド・シーケンスは1050個のテレビジヨン・ライ
ンの情報を含むことが必要であるため、４フイー
ルドのラインのうちの特定のラインを与えること
ができ、例えば第２のフレームの第１のフイール
ドの第１のラインを識別することを指示する番号
526を与えることができる。ライン番号及び他の
情報は第６（３）図の右部分に示され、これは３
つの語Ａ，Ｂ及びＣよりなつている。数1050は11
の２進ビツトを必要とし、カラー・フレームシー
ケンスに於いて全2500個のラインを有するPAL
方式にあつては12ビツトが必要である。これらビ
ツトは、最初の６個の最大有意ビツトが語Ａに含
まれ、６個の最小有意ビツトが語Ｂに含まれるよ
うに分離されている。語ＣはNTSC，PAL，
SECAM方式のような情報、カラーかモノクロー
ムかのような情報等を識別する３ビツトの情報を
含むことができる。３つの他のビツトが全シーケ
ンスのフイールド数を識別するために使用される
ことができる。実際のライン数も同様フイールド
数を与えるので、簡易機又はポータブル機では実
際のライン数よりもフイールド数のみを使用して
もよい。各語Ａ，Ｂ及びＣの最後のビツトは高レ
ベルであるため、継続した零カウンタは後述する
ように不正確な語同期を検出することができな
い。この情報を与えることによつて、正確なカラ
ー・フレーミング及びライン識別がライン対ライ
ン基準で可能になる。この情報は編集動作時に好
適に作用されうる。従つて、カラー・サブキヤリ
アの12サイクル分の時間期間に、アナログ・カラ
ー・テレビジヨン信号の全水平期間に存在するも
のよりもかなり多くの情報が記録されたテレビジ
ヨン信号に与えられる。 上述したように、メモリ内のデータはデータが
メモリに書込まれる速度よりも遅い速度でライン
７０及び７４からなる２つのチヤンネルに記録の
ために読出される。Ａ／Ｄ変換器３６のサンプリ
ング速度はサブキヤリア周波数の倍数、好ましく
は3SC（約10.7MHz）であるため、ライン４８の
データは10.7MHzの速度となつている。しかしな
がら、８ビツト並列データから24ビツト並列デー
タに変換されるため、記録時にデータがメモリに
書込まれる有効速度は約3.58MHzのサブキヤリア
周波数である。データがメモリからライン７０及
び７４に読出されるより低い速度は約1.6MHzで
ある。しかしながら、これがなされる正確な周波
数は第６（１）図に関連して以下に記載される。
第６（１）図は水平ラインの有効ビデオ部分と12
サブキヤリア・サイクル分の同期シーケンス情報
を示すこと上述した通りである。デジタル同期シ
ーケンスの12サブキヤリア・サイクル分及び後続
するビデオ・データ期間に関連するデータは
1.6MHzクロツクの202サイクル分を使用して24ビ
ツト並列データとしてメモリから読出され、それ
によつて処理されたテレビジヨン情報の単一のラ
インがメモリから読出され、２つの水平ライン期
間に対応する時間に記録される。各チヤンネルの
データが記録されねばならない周波数は次の通り
である。 Ｆ＝水平周波数／２×202サイクル／ライン×３ サンプル／サイクル×９ビツト／サンプ
ル Ｆ＝7.86713185KHz×202×３×９ ＝42.90733711MHz サンプル当りの９ビツトはパリテイ・ビツトを
８ビツト・データ語に附加したものとなる。直列
化及び符号化回路８２及び８４によつて直列化さ
れる前に９ビツト・データ語が並列となつている
ため、このデータの周波数は42.90733711MHzを
９で割つた4.767481901MHzとなる。しかしなが
ら、再生時にメモリから読出されるデータは９ビ
ツトではなく、27ビツト並列データ（メモリから
読出される24ビツト語に３パリテイ・ビツトを附
加したもの）に対応する速度のもので、従つてデ
ータがメモリから読出される周波数は
4.767481901MHzを３で割つた1.589160637MHzと
なり、これは以後1.6MHzと省略して言及する。
これら周波数の上述した計算はPAL又はSECAM
方式ではなくNTSC方式に対してのもので、前者
方式にあつても同様に計算できることがここでは
詳細に述べない。もしデータが1.6MHzのクロツ
クを使用して記録のために読出されるならば、同
じクロツク周波数がデータをメモリに書込むため
に再生時に使用され、3.58MHzのサブキヤリア周
波数がデータを読出してスイツチ１５２に与える
ために同様使用される。 次に第４ｂ及び５ｂ図を使用してランダム・ア
クセス・メモリの動作の詳細を述べる。最初に記
録動作に関連して第４ｂ（３）図を参照する。こ
の図には４つの一連の継続したテレビジヨン・ラ
インが示され、それぞれに於いて水平ブランキン
グ期間は低レベルで、また有効ビデオ情報期間は
高レベルで示されている。第４ｂ（１）及び４ｂ
（２）はそれぞれ水平同期速度を４及び２で割つ
たＨ／４及びＨ／２を示す。第６図の記載に関連
して上述したように、水平ブランキング期間の最
初の部分はメモリへのデジタル情報の書込みを遅
延することによつて放棄され、この遅延はサブキ
ヤリアの約25サイクル分に等しい。第４ｂ（４）
図はデータのメモリへの書込みを制御するカウン
タをリセツトするための目的で生じるリセツト・
パルスを示す。第４ｂ（５），４ｂ（１０），４ｂ
（７）及び４ｂ（１２）図はそれぞれ第４ａ図に関
連して上述した時間シーケンスに於いてデータを
RAM１〜４に書込むためのタイミングを示す。
従つて、それぞれのメモリへの書込み可能化制御
信号は低レベルの時に書込みを行なわせ、高レベ
ルの時に読出しを行なわせる。同様に、メモリ選
択ラインは４つのメモリRAM１〜４の出力が出
力ラインに与えられることができるかどうかを制
御し、メモリが対に接続可能となる。メモリから
のデータはその対応するメモリ選択ラインが高レ
ベルの時に出力ラインにゲートされる。第４ｂ
（６），４ｂ（１１）、記録、再生せずにメモリを通
して入力３０から出力１８８に与える場合のテス
ト・モードとしてのEEモードの当該装置の動作
時のタイミング・シーケンスを示す。入力テレビ
ジヨン信号は実時間3.58MHzのクロツクを使用し
てメモリを介して直接出力に与えられ、メモリか
らデータを読出すために必要な時間はデータを書
込むために必要な時間に対応する。 再生動作時のRAM１〜４の動作に関連して、
第５ａ図は概略的に示すものであつたが、より詳
細な動作は第５ｂ図のタイミング図より明らかに
なる。第５ｂ（３）図には４つの継続したビデ
オ・ラインが、第５ｂ（１）図にはＨ／４の信号
が、第５ｂ（２）にはタコメータ・リセツト・パ
ルスが示される。このリセツト・パルスは８つの
ヘツドを支持するヘツド・ホイール４ｂ（８）及
び４ｂ（１３）図はメモリRAM１〜４のための
メモリ選択ラインに対するタイミングをそれぞれ
示す。 メモリからデータを読出すために、第４ｂ（９）
図は各２つのラインに対して生じるリセツト・パ
ルスを示し、左のリセツト・パルスはRAM３及
び４をリセツトし、引続いて生じるリセツト・パ
ルスはRAM１及び２をリセツトし、各ラインに
対するデータは1.6MHzクロツク速度で読出され
うる。これに関連して、RAM１及び２はRAM
３及び４と同様２つの別々のチヤンネルに同時に
読出される。メモリを読出すためのリセツト・パ
ルスは、書込み動作時に全てのデータがそれぞれ
のメモリに書込まれるようにする目的で放棄した
水平ブランキング期間に生じるように遅延され
る。第４ｂ（６），４ｂ（８），４ｂ（１１）及び４
ｂ（１３）に示される点線は、データを108の各回
転に対して生じる。各変換ヘツドはビデオテープ
の通過毎にテレビジヨン信号情報の全８つのライ
ンを書込み、第２図に示されるようにヘツドはヘ
ツド・ホイールに８つあるため、タコメータ・パ
ルスは６４ライン毎に生じる。第５ｂ（３）図と
第５ｂ（４）図を比較することによつて明らかな
ように、読出しリセツト・パルスは水平期間の後
の部分に生じ、読出しリセツト・パルスは記録動
作時にメモリから情報を書込む際に生じる遅延と
対応するように時間決めされこのリセツト・パル
スはID１，ID２及び水平期間の後の部分及びそ
れに続くビデオ・データ期間の間に加えられたデ
ジタル同期シーケンスに存在するフレーミング情
報のみを読出すように生じる。第１図のブロツク
図に関連して上述したように、RAM１及び３か
らの出力はライン１５０に生じ、RAM２及び４
の出力はライン１０４に生じる。両ラインは２対
１スイツチ１５２に接続され、このスイツチは必
要に応じてドロツプアウト補償器１６０又はスイ
ツチ１６２のいずれかに接続されるライン１５６
に２つのラインからのデータを切換える。２対１
スイツチ１５２のための信号はクロツク発生器兼
スイツチヤ回路１９６から与えられ、このスイツ
チ１５２の制御のためのタイミング図は第５ｂ
（５）図に示されている。これは読出しリセツ
ト・パルスの開始時に切換わり、一方のライン１
５０又は１５４からのテレビジヨン信号の全ライ
ンを受け、両ラインの信号を交互に切換える。第
５ｂ（８），５ｂ（９），５ｂ（１４）及び５ｂ（１
５）図はデータをメモリに書込むためメモリをリ
セツトするようにメモリ制御回路２００によつて
使用されるパルスを示す。第５ｂ（１４），５ｂ
（１５）図にそれらの中間位置で示されるように、
第１のリセツト・パルスは1.6MHzのクロツクの
９サイクル分の後に生じ、第２のパルスは11サイ
クル分の後に生じる。これらパルスは論理及びサ
ーボ・フイードバツク回路２００に含まれている
再生メモリ制御論理及びタイミング回路並びにク
ロツク発生器兼スイツチヤ回路１９６によつて使
用され、第６（２）図に関連して上述したよう
に、記録動作時にテレビジヨン信号に挿入される
デジタル同期情報に含まれた９サイクル分のクロ
ツクシーケンスをメモリが書込まないようにす
る。この９サイクルのクロツク・シーケンスは
「101」語同期の検出及び再生動作時にデータから
の正確に位相決めしたクロツクの再生を可能なよ
うにデジタル同期シーケンスに加えられ、この動
作はメモリ６０〜６６の入力の前に設けられたデ
コーダ回路１３８，１４０に於いてなされる。そ
れはメモリの前で生じるため、再生動作の間にメ
モリにクロツク・シーケンスを書込むことは不用
となる。しかしながら、メモリ制御書込みパルス
のタイミングは予定のメモリ・アドレス位置でメ
モリにID１、フレーミング情報及びID２を書込
ませる。次いで、局基準に対して時間決めされた
読出しリセツト・パルスを使用して、メモリが予
定のアドレス位置から読出され、得られたデータ
は正確に時間決めされている。 第５ｂ（６），５ｂ（１２），５ｂ（１０）及び５
ｂ（１６）はそれぞれRAM１〜４を選択するた
めのタイミング図、第５ｂ（７），５ｂ（１３），５
ｂ（１１）及び５ｂ（１７）はそれぞれメモリ
RAM１〜４に関して読出し及び書込み動作をな
すことを可能にする書込み可能化信号を示す。第
５ｂ図に示される読出し及び書込み動作の期間は
第４ｂ図に関連して上述した対応する図と類似し
てはいるが時間反転したものとなつており、再生
時データの書込みは1.6MHzの低速で生じ、読出
しは高速実時間3.58MHzの速度で生じ、これに対
して記録時は逆で書込みは3.58MHz、読出しは
1.6MHzである。 再度第１図を参照する。Ａ／Ｄ変換器３６によ
るアナログ・カラー・テレビジヨン信号のサンプ
リングはサブキヤリア・サイクル当り３つのサン
プルの速度でなされ、これはNTSC方式に対して
は約10.7MHzの速度であり、ライン４６で受けた
クロツク信号によつて制御される。第２２図は単
一サイクルのサブキヤリアを示す。テレビジヨン
信号はカラー・バースト時間の０位相交差点、
120°位相点並びに240°位相点に関連した位相位置
でサンプリングされる。サンプリングのタイミン
グは記録されるべき信号に含まれたカラー・バー
ストの位相に関して正確に規定された位置からテ
レビジヨン信号についてのサンプルを得るように
制御される。そうすることにより、引続いた記録
及び再生が行なわれ、サブキヤリアの位相シフト
はカラー・テレビジヨン信号情報の高信頼再生の
ための装置の動作を複雑化しない。これに関し
て、上述したように、カラー・サブキヤリアの位
相はNTSC複合ビデオ信号の水平同期パルスに関
して同期されない。クロツク発生器及びバースト
記憶回路４２はＡ／Ｄ変換器３６と相互作用を行
ない、サンプルがカラー・バーストに関し０位相
交差点、120°の位相及び240°の位相の点で正確に
とられるようにサブキヤリアに対して同期した正
確なサンプリングを与える。テレビジヨン信号の
サンプリングの時間を制御するクロツク信号はサ
ンプリングが常に上述した点で生じるように位相
調節される。後述するように、入力ライン３０が
１つのカラー・テレビジヨン信号源から全く異な
つたサブキヤリア位相の信号を与える非同期信号
源に切換えられるような「ワイルド・スイツチ」
が生じるような場合に、回路４２はサンプルが
0°、120°及び240°の位相点を正確にとるように極
めて急速に再位相決めすることができる。 カラー・バーストに対してサンプリングの所望
のタイミングを維持するためにサンプリング・ク
ロツクの位相調節を与える回路が第１１図に示さ
れている。この図はＡ／Ｄ変換器３６してクロツ
ク発生器兼バースト記憶回路４２の動作を示す。
Ａ／Ｄ変換器３６がテレビジヨン信号情報をサン
プリングしかつ得られたサンプルが８ビツト・デ
ジタル語に符号化された後に、デジタル・サンプ
ルはライン２２０に与えられる。これはバース
ト・データ・ゲート２２２に接続され、このゲー
トはカラー・バースト・サイクル分のサンプルが
ライン２２６にゲートされて第１又は第２のバー
スト記憶器２２８又は２３０に与えられるように
ゲート制御信号ライン２２４によつて制御され
る。第１のバースト記憶器２２８はバーストの５
サイクル分を表わすサンプルを受けこれを記憶す
るようになつており、カラー・バーストに位相同
期され従つて記録のために処理されるべき入力信
号に対しても位相同期される3.58MHzのクロツク
を発生するため上記データを使用する。このバー
スト・データは局基準信号等からライン４４を介
して与えられる基準クロツク信号を使用して第１
のバースト記憶器２２８内でクロツク同期せしめ
られる。このクロツクのためのただ１つの要件
は、それが位相安定クロツク信号であり、入力テ
レビジヨン信号のサブキヤリアに関して周波数的
安定でなければならないことである。記憶器２２
８の出力はライン２３４に生じ、この出力は位相
シフト回路２３６に与えられる。この回路２３６
は発生されたクロツク信号（ここに記載した装置
では3.58MHz及び10.7MHzの速度である。）の位
相シフトを制御する。これらクロツク信号はそれ
ぞれライン２３８及び２３９に生じ、入力信号の
サンプリングに、また記録時にRAM１〜４のデ
ータのクロツク同期のために使用される。 第２のバースト記憶器２３０もライン２３８誘
導クロツクを使用して数サイクル分のバースト信
号を表わすサンプルを受けこれを記憶するように
なつており、バースト・サンプルの発生及び記憶
の機能をなす。記憶器２３０からの信号はライン
２４０を介して零交差検出器兼エラー補正器２４
２に与えられる。これはバーストのサンプルを調
べ、これは０位相サンプルがバーストの零交差点
に実際に生じているかどうか及びバースト・サイ
クル時に取られた他のサンプルが同様正しく取ら
れているかどうかを測定する。サンプリング点の
位置にエラーがあれば、その信号はライン２４４
に生じて位相シフト回路２３６と限界検出器２４
６とに与えられる。検出器２４６は所望のサンプ
リング点に対し実際のサンプリング点に存在する
エラーの量を測定し、もしこのエラーが予定の限
界を越えると、ライン２４８に指令を出し、第１
のバースト記憶器２２８をクリアし、ライン２２
６での入来バーストの新たなサンプルの組を記憶
させるようにする。新たな組のバースト・サイク
ルのサンプルは入来カラー・バーストを基準クロ
ツクによつて決定される時点でサンプリングする
ことによつてＡ／Ｄ変換器３６から与えられる。
第１のバースト記憶器のクリア以外の時点では、
Ａ／Ｄ変換器３６はライン２３９の10.7MHz誘導
クロツク信号によつてクロツク同期せしめられ
る。エラー補正器２４２の出力は位相シフト回路
２３６にライン２３４のクロツク信号を再位相決
めするための信号を与え、ライン２３８及び２３
９の誘導記録クロツク信号が正確に位相決めさ
れ、それによりサンプリング位相点の低速即ち小
さなドリフトを補正する。 第１１図に示される回路は、情報信号の時間軸
同期成分として働くカラー・バースト・サイクル
を有するカラー・テレビジヨン情報信号と共に使
用するために特に有効である。しかしながら、第
１１図の回路は、時間軸同期成分の周期的に生起
する期間を有する限り他の形式の情報信号をサン
プリングするための位相可調クロツク信号を与え
るために使用可能である。この位相調節回路が位
相の低速、小ドリフトを特に問題としない装置に
使用されたならば、位相シフト回路２３６によつ
て位相シフトを行なう動作は不要で、その場合第
１のバースト記憶器のクリアのみが予定限界より
の位相エラーの超過の際に必要となる。他方、高
速即ち大きな位相変化をめつたに受けない装置に
この位相調節回路を使う場合には、位相シフト回
路２３６を使用して低速即ち小さなドリフトの補
正を行なうことができ、その回路はバースト記憶
器２２８をクリアするための限界検出器２４６を
含まないでもよい。 ライン２４４のエラー補正信号は位相シフト回
路２３６を制御し、正確な所望サンプリング点に
関して信号のサンプリングの低速で中位のエラー
を補正する。この回路２３６は限界検出器２４６
によつて検出される予定の限界外の大きな高速エ
ラーを補正することはできない。例えばワイル
ド・スイツチの場合のようなカラー・バーストの
位相の大きな変化は限界検出器２４６の動作によ
つて補正される。これはライン２４８に指令信号
を出し、第１のバースト記憶器２２８が新たな一
連の基準サンプルを受け、ライン２３４及び２３
９に記録クロツク信号を発生するようになす。 第１１図に示される位相シフト回路の重要な点
は２つのバースト記憶器２２８と２３０の相互作
用並びにその回路がエラーに対して高速で補正す
ることができるという点である。これに関して、
第１のバースト記憶器２２８の動作はそれが５サ
イクルのバーストを受けライン４４の安定な基準
クロツクを使用してこの情報を記憶する。基準ク
ロツクはバースト記憶回路２２８のメモリにバー
スト・サンプルを書込ませる。バースト記憶器２
２８に記憶されたバースト・サンプルから発生さ
れる3.58MHzのクロツク信号はＡ／Ｄ変換器３６
によつて使用され、入力テレビジヨン信号のサン
プリングを行なう。第１のバースト記憶器２２８
は各ライン毎にも１つおきのライン毎にクリアさ
れず、ライン２２６のバーストの位相が予定の限
界の外にあるものと決定されるまで保持される。
この回路の動作は、バースト・サイクルが両バー
スト記憶器２２８及び２３０に同時に書込まれな
いようになつている。第１のバースト記憶器２２
８がバーストのサンプルを記憶するように指令さ
れると、バースト記憶器２３０はバーストの次の
継続した水平ラインが生じるまでサンプルを記憶
しないようになつている。基準クロツクはＡ／Ｄ
変換器３６でバーストをサンプリングし、このサ
ンプルを第１のバースト記憶器２２８に記憶させ
るために使用され、ライン２３９の誘導された
10.7MHzの出力クロツクはＡ／Ｄ変換器３６でバ
ーストをサンプリングさせかつこのサンプルを第
２のバースト記憶器２３０に記憶させるために使
用される。入来バーストの位相がライン対ライン
から予定の限界の外の量まで変化すれば、10.7M
Hzの基準クロツクを使用してテレビジヨン・ライ
ンのバーストをサンプリングして第１のバースト
記憶器がクリアされ、次の即ち第２のテレビジヨ
ン・ラインのバーストをサンプリングするために
ライン２３９の10.7MHzの誘導クロツクが使用さ
れ、第２のバースト記憶器２３０にバースト・サ
ンプルが記憶される。第２のテレビジヨン・ライ
ンのバーストの位相が第１のラインのバーストか
ら予定のエラー限界外であつたならば、新たな指
令により第１のバースト記憶器２２８が第３のテ
レビジヨン・ラインで再度クリアせしめられ、ラ
イン２３９に異なつた位相のクロツクを生じさ
せ、これは第４のテレビジヨン・ラインのバース
トをサンプリングしかつこのサンプルを第２のバ
ースト記憶器２３０に記憶するために使用され
る。ライン２２６の入来バーストの位相が比較的
一定で予定の位相エラー限界内となつたら、第１
のバースト記憶器２２８はクリアされず、ライン
２４４を介して位相シフト回路２３６にエラー補
正信号を与えるエラー補正回路２４２によつて小
さな位相補正が達成される。 第１１図の動作を実行するために使用できる回
路の詳細が第１９ａ及び１９ｂ図に示されてい
る。しかしながら、第１１図の第１のバースト記
憶器２２８のバースト・データ・ゲート及びクロ
ツク発生器は詳細に示されていない。これは上述
したTBC−800で使用されているものと同一であ
るためである。 第１９ａ図に於いて、誘導された3.58MHz及び
10.7MHzのクロツクはそれぞれライン２３８及び
２３９を介して位相シフト回路から与えられ、そ
れによりライン２２６に生じる８ビツトのデータ
の形のＡ／Ｄ変換器３６からの単一バースト・サ
イクルの３つのサンプルは第２のバースト記憶器
を構成するRAM２３０に記憶される。２５６で
示されたスリツプ・フロツプはライン２５４のバ
ースト記憶器指令信号を誘導3.58MHzクロツク信
号で再クロツク同期して零交差サンプルを識別す
ると共に遅延を与えてメモリに書込まれるバース
ト・サイクルの３つのサンプルがバースト・サン
プル期間の始めあるいは終りではなく中心より取
られるようにする。メモリ２３０への３つのバー
スト・サンプルの書込みの間に、アドレス発生器
制御器２５８はライン２３９で受けた10.7MHzの
再時間決めしたクロツクによつて同期せしめられ
て出力ライン２６０に書込みアドレス信号を出
し、これはメモリ２３０のアドレス・ライン入力
に与えられる。フリツプ・フロツプ２５６は３つ
の10.7MHzのクロツク・サイクル分の間続くゲー
ト信号をNANDゲート２３７に与え、かなりの
期間の書込み可能化命令をメモリ２３０に与える
ようにする。メモリ２３０はこれら信号に応じて
10.7MHzの速度で３つの継続したバースト・サン
プルを記憶するようになつている。単一のバース
ト・サイクルの３つのサンプルがメモリに書込ま
れた後に、アドレス発生器制御回路２５８は３つ
の書込みアドレスの最後が与えられた後NAND
ゲート２３７を無能化し、それによつてライン２
２６に存在するサンプルのそれ以上の記憶を防止
する。 次いで記憶されたサンプルは出力ライン２６４
を介して相当に遅い速度でメモリからＤ／Ａ変換
器２６６に読出される。この変換器はライン２６
８に対応したアナログ値を与え、これは多重化ス
イツチ２７０（第１９ｂ図）に与えられる。スイ
ツチ２７０はメモリ読出しアドレス発生器（第１
９ａ図）によつてアドレス・ライン２７８に与え
られるアドレス信号に従つて、ライン２６８から
の３つの継続して生起するアナログ値をライン２
７２，２７４，２７６に継続して与える。メモリ
読出しアドレス発生器２８０は多数のモノマルチ
即ちワンシヨツト（これらはゲーテツド・クロツ
ク信号発生器２８２を構成する。）と共にタイミ
ング及び読出しアドレス信号を与え、３つの継続
した記憶サンプルのそれぞれがメモリからライン
２６４に読出されるようになし、変換器２６６に
よつて与えられるアナログ値が多重化スイツチ２
７０のそれぞれの出力ライン２７２，２７４及び
２７６（第１９ｂ図）にそれぞれ与えられるよう
にする。ライン２６８のアナログ値は約２秒の時
間生じ、３つの継続したサンプルによつて表わさ
れるこれら継続したアナログ値はそれぞれのコン
デンサ２８４，２８６及び２８８をチヤージす
る。これらコンデンサは３つのサンプルのアナロ
グ値に対するサンプル／ホールド回路を構成す
る。単一のカラー・バースト・サイクルの記憶さ
れた３つのサンプルの読出しはフリツプ・フロツ
プ２５６によつて与えられるゲート信号によつて
開始せしめられる。このゲート信号はワンシヨツ
ト２４１を附勢し、アドレス発生器２８０を形成
するシフトレジスタがライン２７８及び２７９に
出力を出すようにしてそれぞれメモリ２３０及び
多重化スイツチ２７０に読出しアドレス信号を与
えるようにする。アドレス発生器２８０はゲート
信号に応じてクリアされ、ライン２８５に与えら
れている禁止信号は解除される。ライン２８５は
ワンシヨツト２８２に伸び、この禁止信号の解除
によりこれらワンシヨツトはアドレス発生器２８
０のクロツク入力C1に与えられるクロツク信号
を発生する。アドレス発生器２８０はワンシヨツ
ト回路２８２によつて与えられるクロツク信号に
応じてその出力QA〜QDを逐次的に高論理レベ
ルにシフトすることによつてライン２７８，２７
９に出力を与える。発生器２８０は時間遅延回路
２８１とアドレス発生器２５８と協動して、メモ
リ２３０への適切なシーケンスの読出しアドレス
信号を与える。ワンシヨツト２５６によつて与え
られるゲート信号はアドレス発生器２５８のロー
ド入力にも与えられ、それが10.7MHzのクロツク
信号に応ぜずかつ入力Ａ〜Ｃの信号がアドレス・
ライン２６０に接続される出力に直接与えられる
ような状態にする。スイツチ２８０に伸びるアド
レス・ライン２７８は継続して受けたサンプルの
アナログ値を適切な出力ライン２７２〜２７６に
与えるためアドレス発生器により出力が与えられ
る。スイツチ２７０はサンプル制御信号をライン
２８３を介してスイツチ２７０の禁止入力に与え
ることによつてアナログ値の転送を可能にされ
る。サンプリング信号はワンシヨツト２８２によ
つて発生され、シフトレジスタ２８０の出力QA
〜QDの１つのそれぞれの附勢の後にある選択し
た期間を生じさせ、Ａ／Ｄ変換器２６６が各デジ
タル・サンプルをアナログ値に変換し、スイツチ
がアドレスされる前に多重化スイツチ２７０に与
えられるようにする。クロツク発生器及びバース
ト記憶回路４２はバーストのサンプリング点の位
置で生じる変化を検出しこれを補正するために１
つの水平ライン期間を有している。従つて、ワン
シヨツト回路２８２はそのような１つのテレビジ
ヨン・ライン期間時にクロツク・パルスをアドレ
ス発生器２８０にまたサンプリング制御信号を多
重化スイツチ２７０に与へ、引続いたテレビジヨ
ン・ライン期間のサンプリングを行なうために使
用されるクロツク信号の再位相決めがＡ／Ｄ変換
器３６の入力に達する前に達成されるようにす
る。メモリ２３０からサンプルの読出しの終了
は、読出しアドレスのシーケンスが与えられた後
にシフトレジスタ発生器２８０のQD出力を附勢
することによりワンシヨツト形のクロツク発生器
２８２の附勢解除で達成される。 最も正のサンプルの値はOPアンプ２９２の出
力ライン２９０に生じ、最も負のサンプルの値は
OPアンプ２９６の出力ライン２９４に生じ、零
交産サンプルのアナログ値はOPアンプ３００の
出力であるライン２９８に生じる。ライン２９
０，２９４の値は抵抗３０２及び３０４により共
に加算され、その差はライン３０６に生じ、これ
は比較器３０８の１つの入力に与えられる。他の
入力はライン２９８の信号を受ける。 サンプルが正確な零交差点、120°及び240°の位
相点で取られているかどうかを零交差検出器２４
２が測定する態様は第２２図を参照することによ
つて容易に理解される。この図は実線で示された
単一サイクルのカラー・バーストに関連して0°，
120°及び240°の位相点でのサンプリング点を示
す。OPアンプ２９２，２９６及び３００に３つ
のアナログ・サンプル値を与えることによつて、
最も正のサンプル即ち120°位相のサンプルの値は
ライン２９０に生じ、負のサンプルはライン２９
４に生じる。これらが算術的に加算されると、大
きさＬ１はＬ２に等しいため０になる。従つて、
ライン３０６の値は、これらサンプルが正確な
120°及び240°の位相位置で取られると０となる。
同様に、零交差値はライン２９８に生じ、比較器
３０８はこれらを比較し、DCエラー補正電圧が
その出力に生じない。 しかしながら、第２２図の１つのサイクルのカ
ラー・バーストの点線表示によつて示されるよう
にサンプリングが正確な所望位置でなされない場
合には、Ｌ３及びＬ４間の差は比較器３０８に与
えられるライン３０６の電圧となり、かつ零交差
サンプルも負の値を有するようになり、これは比
較器３０８の他の入力に与えられて、ライン３１
０にDCエラー補正電圧を生じさせるようになる。
従つて、３つの継続したサンプルの１つあるいは
それ以上の組合せを使用することによつてエラー
補正電圧を発生でき、この電圧はＡ／Ｄ変換器３
６により実際のサンプリングを行なうために使用
される3.58MHzのクロツクを再位相決めするため
及び記録処理時に他の回路要素を制御するために
使用されうる。出力ライン３１０に比較器３０８
によつて生ぜしめられたエラー電圧はバツフア
OPアンプ３１２に与えられ、これはモノマルチ
即ちワンシヨツト３１６に接続されるエラー補正
信号をライン２４４に与える。 ライン２３４の信号は3.58MHzの周波数のアナ
ログ電圧である。それは比較器３１８に与えら
れ、その比較器は矩形波を出力し、これはワンシ
ヨツト３１６に与えられる。ライン２４４のエラ
ー電圧はライン３２４でのマルチバイブレータ３
１６の出力の長さを変調し、それにより3.58MHz
の信号を位相調節する。この位相調節された
3.58MHzの信号は矩形波を出力する他のモノマル
チ３２６に与えられる。３２７で示した回路は矩
形波をサイン波に変換してライン３２８に与え
る。これは再度矩形波に変換されてライン２３８
の信号となる。 ライン３１０の比較器３０８からのエラー電圧
は限界検出器２４６にも与えられる。これは電圧
レベルをモニタしライン３３０に信号を与え、こ
の信号は出力ライン２４８を有するフリツプフロ
ツプ３３２に与えられる。出力ライン２４８は第
１のバースト記憶器２２８の動作を制御する。ラ
イン２４８が低レベルにあれば、書込み可能化信
号がバースト記憶器のメモリに与えられないよう
にし、それによつて第１のバースト記憶器２２８
のクリアを禁止する。これは、ライン３１０の電
圧が予定の限界内にある時に生じる。ライン３１
０の電圧が予定の限界内にある結果としてライン
２４８が高レベルになつている時に新たな一連の
サンプルがバースト記憶器２２８にロードされ
る。 上述したように、第２のバースト記憶器２３０
は入力テレビジヨン信号の１つおきの水平ライン
期間と関連したカラー・バーストのサンプルを受
けるように制御される。これは第２のバースト記
憶器を構成するために必要な回路を簡単にする。
しかしながら、第２のバースト記憶器２３０は、
テレビジヨン信号のサンプリングを行なうために
ライン２３８及び２３９に与えられるクロツク信
号の位相を補正する目的でテレビジヨン信号の各
水平期間と関連したカラー・バーストのサンプル
を受けこれを処理するように構成することができ
た。 第１図及び第４図に関連して説明したように、
デジタル同期シーケンスはテレビジヨン信号を処
理するためにアダー回路４０によつてビデオ・デ
ータ期間と組合せられる。第１２図はデジタル同
期シーケンスを挿入する回路の詳細を示す。 Ａ／Ｄ変換器３６からのビデオ・デジタル・デ
ータは８ビツト並列デジタル情報の形でライン３
８に現われ、これは２対１スイツチ３４０の１組
の入力に与えられる。他の組の入力３４２にはデ
ジタル同期シーケンスが与えられる。スイツチ３
４０は入力ライン３８又は３４２のいずれかを選
択し、選択されたラインからのデータを回路５０
及び５２に伸びるライン４８に与える。スイツチ
３４０はクロツク・シーケンス発生器３４６によ
つて制御されるライン３４４の信号により制御さ
れる。デジタル同期シーケンス・アダー回路４０
は入力処理回路３２で生じる複合同期信号をライ
ン３４８で受ける。この信号は同期分離回路３５
０で分離される。回路３５０は出力ライン３５２
に垂直同期信号をライン３５４に水平同期信号を
与える。これら分離された両信号はフイールド復
号化及び論理回路３５６に与えられる。Ｈ水平同
期信号はまた1050カウンタ及び論理回路３５８と
サブキヤリア位相対水平同期信号同期回路３６０
にも与えられる。 NTSC4フイールド・シーケンスは全1050個の
水平ラインを含んでいるため、1050カウンタ論理
回路に与えられているＨ同期信号はライン３６
４，３６６、３６８及び３７０に特異な出力信号
を与えることを可能にする。これら出力信号は各
フイールドの第１のラインに対応し、フイールド
復号化及び論理回路３５６に与えられてフレーム
識別出力ライン３７２とフイールド識別出力ライ
ン３７４とに信号を出力させるようにする。これ
らラインはプログラマブル・リード・オン・メモ
リ（PROM）及び信号発生器３７６に伸び更に
1050カウンタ及び論理回路３５８に戻る。回路３
５８からのライン３７０はPROM及び信号発生
器３６７にも与えられ、各４フイールドNTSCシ
ーケンスの開始を識別させる。またライン３７５
の信号はAND回路３４５（第２０ｇ図）にも与
えられ制御信号を出力させる。この信号は水平ラ
イン期間に対して遅延され、かつ有効ビデオ期間
の間働き、データ・ストリームの各1050ラインに
即ち第４フイールド毎に継続的に割当てられる特
異なデジタル語を附与させ、これをサーボ関連回
路２００によつて使用させる。更に、1050カウン
タの実際のライン数を与える11個のライン３７
７，３７８はPROM及び信号発生器３７６に伸
び同期シーケンスへの挿入を行なわせる。同期回
路３６０はサブキヤリア位相を水平同期と同期さ
せ、ライン３７８にリセツト・パルスを与える。
このパルスは455カウンタ及びPROM３８０をリ
セツトする。そのカウンタは２つのビデオ・ライ
ンのサブキヤリア・サイクル数に等しい最終カウ
ントを有し、NTSC方式に対して各ビデオ・ライ
ンの3.58MHzサブキヤリアは227.5サイクルであ
る。 カウンタ及びPROM３８０はアドレス・カウ
ンタ３８２及びクロツク・シーケンス発生器３４
６を制御し、水平期間の適切な部分の間デジタ
ル・カラー・テレビジヨン信号にデジタル同期シ
ーケンスを挿入し、それによつて処理したカラ
ー・テレビジヨン信号を形成する。PROM回路
及び455カウンタ３８０はライン３８４に信号を
与え、この信号はラインが奇数又は奇数テレビジ
ヨン・ラインであるかどうかを特定する。ライン
３８４はフイールド復号化及び論理回路３５６，
PROM及び信号発生器３７６、同期回路３６０
に接続されている。455カウンタ及びPROM回路
３８０はライン３８５にクロツク・シーケンス信
号、ライン３８６に同期語制御信号、ライン３８
７にシーケンス終了信号を与える。これらの信号
はクロツク・シーケンス発生器３４６の動作を制
御するために与えられる。従つて、455カウンタ
及びPROM回路３８０はライン３８８に１サブ
キヤリア・サイクルの「ウインドウ」を与え、こ
れは同期回路３６０に与えられ、サブキヤリア位
相を水平同期信号に同期する際に使用される。
455カウンタ及びPROM回路３８０はスイツチン
グ回路１９６に与えられる種々の3.58MHz関連制
御信号を与え、第１１図のブロツク図に関連して
記載されたように位相シフト・クロツク発生器及
びバースト記憶回路４２から与えられる3.58MHz
の信号を使用してメモリRAM１〜４に3.58MHz
クロツクを供給する。455カウンタ及びPROM３
８０はアドレス発生器３８２を制御する。これは
ライン３９０を介してPROM信号発生器３７６
をアドレスする。発生器３７６はデジタル同期シ
ーケンスの10番目及び12番目のサイクルのID１
及びID２シーケンスと11番目のサイクルに含ま
れるフレーミング情報とを発生する。更にまた、
それは、同期シーケンスの最初の９個のサイクル
分に含まれる「005」クロツク・シーケンスに於
いて使用される２進符号化数５を発生する。これ
ら全ては第６図に関連して上述したところであ
る。005シーケンスの実際の発生はPROM及び信
号発生器３７６とクロツク・シーケンス発生器３
４６とによつて達成され、発生器３４６は適切な
時点で０を発生し、発生器３７６は数字５を発生
する。PROM及び信号発生器３７６は必要に応
じて全「005」シーケンスを発生するために使用
され得た。 第１２図のブロツク図の動作を達成する特定の
回路は第２０ａ〜ｇ図に示されている。第２０ａ
図に於いて、複合同期信号は入力ライン３４８に
与えられ、これはモノマルチ４００をトリガする
ように使用される。モノマルチ４００はライン３
５４に相補出力を与え、１方は水平速度信号、他
方は水平同期信号である。複合同期信号は垂直同
期積分回路４０２にも与えられる。この回路は垂
直同期カウンタ４０４に接続され、その出力ライ
ン３５２は垂直同期信号の第４番目の広いパルス
で垂直同期信号を発生する。 第２０ｂ図に於いて、垂直同期及び水平速度信
号はライン３５２及び３５４に与えられ、これら
信号とライン３８４の偶数又は奇数ライン情報は
ビデオ・フイールド・デコーダ４０８に与えられ
る。これは１対のフリツプフロツプ４１０を含
み、それらの出力ラインは論理ゲート４１２に接
続される。これらゲートはNTSCシーケンスの４
フイールドを識別するステイアリング情報を与
え、これらゲートの出力は各フイールドの予め選
択したラインの間の２マイクロ秒の短いパルスで
ある。従つて、論理ゲート４１２の出力は他の組
のNANDゲート４１４に与えられ、該ゲート４
１４は1050カウンタ及び論理回路３５８からのラ
イン３６４，３６８，３６６，３７０と共にステ
イアリングを与え、それにより情報が確実に同期
せしめられるようにする。論理ゲート４１４はフ
リツプフロツプ４１６及び４１８を選択的にクリ
アあるいはプリセツトする。これらフリツプフロ
ツプのそれぞれの出力ライン３７２，３７４は
PRAM及び信号発生器３７６に対してフレーム
及びフイールド識別情報を与える。第２０ｂ図の
回路は1050カウンタ及び論理回路３５８に与えら
れるビツト・ローデイング数及びビデオ・ロード
信号をライン３７５に与える。 第２０ｃ図に示される1050カウンタ及び論理回
路に関連して、フレーム及びフイールド情報ライ
ン３７２，３７４及び水平同期クロツクライン３
５４が接続され、ビデオ・ロード及びビツト・ロ
ード・ライン２７５は1050カウンタ４２２に接続
され、その選択した出力ライン４２４は論理回路
４２６に伸びる。更に、６個の最大有意ビツト・
ライン３７７と６個の最少有意ビツト・ライン３
７９とよりなる全12ラインのカウンタは後述する
ように第２０ｆ図に示される回路と関連した４対
１スイツチに接続される。論理回路４２６の４つ
のライン４２７はフリツプフロツプ集積回路に接
続され、ライン４２７を介して与えられる信号は
フリツプフロツプ４２８を介してクロツキングさ
れ、ライン３６４，３６６，３６８及び３７０に
信号を与え、これら信号は４フイールドNTSCシ
ーケンスの各フイールドの最初のラインである水
平ライン７８８，２６３，５２６及び１０５１を
識別する。フリツプフロツプ４２８はライン３５
４のＨ速度信号によつてトリガされるモノマルチ
４３２からライン４３０を介して与えられている
水平速度に従つて論理回路４２６からの信号を単
に再クロツク同期するにすぎない。ライン３６
４，３６６，３６８及び３７０の出力は対応する
ラインの生起の期間のみ真に維持される。ライン
３７０はモノマルチ４３６に接続し、その出力４
３８はNANDゲート４４０に接続する。このゲ
ートはビデオ・ロード・ライン３７５により活性
化（エナーブリング）され、カウンタが1050の最
終カウンタになつた時にこれをリセツトあるいは
再ロードにする。 第２０ｄ図に示される455カウンタ及びPROM
回路３８０に関連して、ライン３７８のリセツ
ト・パルスはカウンタ４５０に与えられる。これ
は455の最終カウントを有しかつ同期回路３６０
によつて決定される適切な奇数ラインで同期され
るリセツト・パルスによつてリセツトされる。カ
ウンタ４５０はライン２３８の記録3.58MHzのク
ロツクによつてクロツク同期され、PROM４５
４を制御する出力ライン４５２を有する。
PROM４５４は出力ライン４５６，４５８，４
６０，４６２を有し、ライン４５２でのカウンタ
からの信号によつて決定されるアドレスでのメモ
リのプログラムに従つて真の信号が適切なアドレ
スに割当てられる。PROM４５４の出力ライン
はフリツプフロツプ４６４によつてクロツク同期
され、出力ライン４６６，４６８，３８６，４７
２，３８５に信号を与える。これら信号はクロツ
ク・シーケンス発生器３４６，PROM及び信号
発生器３７６、アドレス発生器３８２及び同期回
路３６０に与えられる。より詳細には、PROM
４５４からのライン４５６はロード・パルスを与
え、これはフリツプフロツプ４６４をクロツキン
グし、そのＱ出力ライン４６６はカウンタ４５０
に対するロード制御を与える。一方Ｑ出力ライン
４６８は第２のフリツプフロツプ４７６をクロツ
キングする。これは出力ライン３８４及び４７８
での特定のテレビジヨン・ラインに対して偶数又
は奇数の識別情報を与える。ライン４７８は４５
５カウンタ４５０のアドレス入力に戻され、継続
したテレビジヨン・ラインで数２４６及び２４７
を交互にロードするようにカウンタをインデツク
スし、２つのラインの終了で、２つのテレビジヨ
ン・ラインに生じる全サブキヤリア・サイクルの
総数に対応する４５５のカウントが生ぜしめられ
る。PROM４５４からのライン４５８はＤフリ
ツプフロツプ４６４をクロツキングし、ライン３
８５にクロツク・シーケンス信号を与える。出
力ライン４７２はモノマルチ４８０及びＤフリツ
プフロツプ４８２に接続され、クロツク・シーケ
ンス発生器３４６に供給されるシーケンス終了信
号をライン３８７に与える。PROM４５４から
のライン４６０はフリツプフロツプ４６４をクロ
ツキングし、クロツク・シーケンス発生器３４６
とPROM信号発生器３７６を制御するアドレス
発生器３８２とに与えられる同期語制御信号をラ
イン３８６に与える。PROM４５４からの出力
ライン４６２はフリツプフロツプ４６４をクロツ
キングし、同期回路３６０に与えられる１つのサ
ブキヤリア・サイクルのウインドウをライン３８
８に与える。 第２０ｆ図に示されるPROM信号発生器３７
６に於いて、ライン３７２及び３７４のフレーム
及びフイールド情報並びにテレビジヨン・ライン
が偶数又は奇数のラインであるかどうかを識別す
るライン３８４の情報がPROM３７６に与えら
れ、これら情報はPROM３７６の３つのアドレ
スに与えられる。他のアドレス情報はシーケン
ス・アドレス発生器４８０によつて発生され、こ
れはライン２３８の3.58MHzによつてクロツキン
グされかつライン３８６の同期語制御信号によつ
てクリアされる。アドレス・カウンタ４８０は出
力ライン４８２を有し、これらはPROM３７６
の４つのアドレス入力に伸び、ライン３７０に与
えられかつ２つのモノマルチ４８３，４８４を通
つたライン数1050によつて発生された信号はライ
ン４８６に与えられ、そしてPROM３７６のア
ドレス・ラインの１つに与えられる。第１のモノ
マルチ４８３は水平ブランキング期間が終るまで
第２のモノマルチ４８４のトリガを遅延させ、第
２のモノマルチはビデオ期間に対応する期間の間
活性信号をライン４８６に与えられる。これによ
り、垂直同期情報を得るためサーボにより使用す
る特異な語が各４フイールドの１つのラインに対
して有効ビデオ期間の間回路３７６からデータの
ストリームに挿入される。PROM３７６からの
出力情報はライン４８８に生じ、これらラインは
Ｄフリツプフロツプ４９０をクロツキングし、４
対１スイツチ４９１に接続される８ビツトの情報
をライン３４１に与えるようにする。 PROM及び信号発生器３７６によつて供給さ
れる情報は12サイクル・シーケンスの第10番及び
第12番サイクル位置にID1及びID2情報を、11番
サイクルにフレーム及びフイールド情報を含んで
いる。奇数テレビジヨン・ラインではID1は２進
符号化10進数２で、ID2は２進符号化10進数10で
ある。同様に、偶数のテレビジヨン・ラインに対
しては、ID1は20で、ID2は40である。フレーミ
ング情報はどのフレームであるか、それがNTSC
シーケンスの第１あるいは第２のフレームか、第
１あるいは第２のフイールドかを識別する。フレ
ームあるいはフイールド情報の両者を使用するこ
とによつて、４フイールド・シーケンスの特定の
フイールドがライン対ライン基準で決定されう
る。上述したように、４つの全フイールド・シー
ケンス（あるいはPAL又はSECAN方式では８つ
の全フイールド・シーケンス）に対するラインの
水平ライン数がデジタル同期シーケンスの11番目
のサイクルに挿入され、これは４対１スイツチ４
９１の選択的動作によつてなされる。ライン３４
１はPROM３７６からのデータを供給し、フレ
ーミング情報が割当てられる時に11番目のサイク
ル時を除きスイツチ４９１を通過する。これはス
イツチ４９１を逐次的に制御し、語Ａに対しては
ライン３７７からのデータを、語Ｂに対してはラ
イン３７９からのデータを更に語Ｃに対してはラ
イン３８１からのデータを逐次的に通過させるこ
とによつて達成される。 スイツチ４９１の切換を制御するために、ライ
ン３８５のクロツク・シーケンス信号はクロツキ
ング・シーケンスの終りで、即ち第６（２）図に
示される同期シーケンスの最初の９サイクルの終
りでモノマルチ４９３をトリガするために使用さ
れる。モノマルチ４９３はシーケンスの１サイク
ル（特にID1を含むサイクル）に等しい遅延を与
え、次いで第２のモノマルチ４９７をトリガす
る。これは１サイクル期間のパルスをライン４９
９に与え、アドレス・データ・セレクタ４９１に
伸びるライン５０５及び５０７のアドレス制御信
号を入力データと同期するようにフリツプフロツ
プ５０１及び５０３を操作する。フリツプフロツ
プ５０１及び５０３の出力ライン５０５及び５０
７は４対１スイツチ４９１に伸び、11番目のサイ
クルの間ライン３７７，３７９及び３８１を逐次
的に選択するためのアドレスを発生し、次いで
ID2を含む12番目のセルに対しライン３４１を選
択し、この選択したアドレスを、次の水平ライン
で生じる次のクロツク・シーケンスの終了まで維
持する。フリツプフロツプはライン２３９の記録
10.7MHzのクロツクでクロツキングされているた
め３つの語Ａ，Ｂ及びＣは3.58MHzの速度で生じ
るシーケンスの単一サイクルに挿入されることが
できる。 PROM３６７も第６図に関連して上述した９
サイクルのクロツク・シーケンスに於いて使用さ
れている２進符号化数５を発生する。ライン２３
８を介して与えられる3.58MHzのクロツクを使用
してフリツプフロツプ４９０をデータがクロツキ
ングした後に、ライン３４２のデータは第２０ｇ
に示される２対１スイツチ３４０に与えられる。 図示されるように、スイツチライン３４２又は
３４８の一方を選択し、選択したラインからのデ
ータを出力ライン４９２に与える。このデータは
Ｄフリツプフロツプ４９５によつて再クロツキン
グされ、第１図に示されるスイツチ５０及び５２
に伸びるライン４８に生じる。フリツプフロツプ
４９５はこのクロツク入力に伸びるライン２３９
に与えられる記録10.7MHzクロツク信号を使用し
てクロツキングされ、一方PROM３０６からの
データは3.58MHzのクロツク速度を使用して得ら
れる。従つて、PROMによつて与えられるデー
タが3.58MHzの１サイクルの期間を有していれ
ば、それは10.7MHzのクロツクを使用してライン
４８に３倍でクロツキングされる。従つて、ID1
及びID2の情報はライン４８にデータのストリー
ムの３倍で反繰する。しかしながら、第６図に関
連して述べた「005」のクロツク・シーケンスに
関して、数５は10.7MHzの最終サイクルの間即ち
換言すれば3.58MHzクロツク期間の最後の1/3サ
イクルの間にスイツチ３４０によつてライン４９
２に与えられる。これは、この所望の時間期間に
ライン４９２に数５のみが与えられることができ
るようにライン４９６を使用することによつて達
成される。ライン４９６が高レベルであれば、ス
イツチ３４０は出力ライン４９２の全てに０を与
え、クロツク・シーケンス発生器３４６で制御さ
れるＤフリツプフロツプ４９４は「005」クロツ
ク・シーケンスを発生すべき９サイクル分の間で
サブキヤリアの各サイクルの最初の2/3の間にこ
のレベルを与えるようにする。ライン３８７のシ
ーケンス終了信号はクロツク・シーケンスの９サ
イクル分の終了時にフリツプフロツプ４９４を無
能化する。２対１スイツチ３４０は、低レベルの
時にライン３４８を選択し高レベルの時にライン
３４２を選択する選択ライン４９８の制御によつ
てライン３４２及び３４８間を選択する。ライン
４９８はフリツプフロツプ５００によつて制御さ
れ、ライン３８５のクロツク・シーケンス信号に
よつてプリセツトされ、そしてライン３８６の同
期語制御信号によつてトリガされるモノマルチに
接続されたライン５０２によつてクロツキングさ
れる。 第２０ｇ図の回路はデコーダ（復号化器）１３
８及び１４０内の語同期検出回路を保護する機能
も持つている。語同期は２４の継続した０とその
後の論理状態１０１とからなる「００５」シーケ
ンスを検出することによつて検出される。この
「００５」のシーケンスは同期シーケンスの間に
与えられるため、この間にそれだけが検出されね
ばならず、第２０ｇ図の回路はこのシーケンスが
同期シーケンスの間以外の時に生じないようにす
る。これは、８ビツト・デジタル語の最少有意ビ
ツトを論理１状態にすることを該語がデータのス
トリームの有効ビデオ部分の間で（即ち同期シー
ケンス以外の間で）全て論理０を含む時になすこ
とによつて達成される。これは、入力にデータ・
ライン３８が接続されかつ全ての０がライン３８
に存在する時にフリツプフロツプ５０９のＤ入力
に出力を与えるNANDゲート５０８によつて達
成される。フリツプフロツプ５００からのライン
５１１は同期シーケンスの間にフリツプフロツプ
５０９を無能化するため論理11は継続した０が存
在しない時には与えられない。しかしながら、有
効ビデオが生じている間に、全ての論理０がビデ
オ・ライン３８に存在すれば、フリツプフロツプ
５０９は出力信号をライン５１５に与え、これは
フリツプフロツプ５１７をプリセツトしそれを論
理１にする。 同期回路３６０は第２０ｅ図に示され、これは
リセツト信号を４５５カウンタ及びPROM３８
０に適切な時間に与えてサブキヤリアの位相が水
平同期信号と同期するようにする。換言すれば、
第２０ｅ図に示す回路は、Ｈ同期が１つのサブキ
ヤリア・サイクルの中間で生じるように位相決め
することによつて、サブキヤリアの位相が水平同
期に関して同期していることを測定する。この回
路は、水平同期のサブキヤリアに対する位置に関
しての決定をなしその後奇数ラインは常に奇数で
偶数ラインは常に偶数であるような関係を維持す
ることによつてラインの偶数又は奇数関係を設定
する。従つて、この回路はラインが偶数又は奇数
であるかどうかを定め、データの記録を通してこ
の関係を維持し、再生時にこの関係についての問
題が生じないようにする。 第２０ｅ図に於いて、同期分離器３５０からの
水平同期信号はライン３５４を介してモノマルチ
５１０に与えられる。これは出力のパルス巾を変
えることができるトランジスタ５１２の導通を制
御する結果として水平同期の位相を前後に移動す
ることができる。モノマルチ５１０の出力はライ
ン５１３に生じ、これは他のモノマルチ５１４に
与えられる。これは比較的巾の狭いパルスをライ
ン５１６に与える。このラインはNANDゲート
５１８に直接接続されかつ伝搬遅延を与える多数
の要素５２０を介してライン５１９に接続され
る。ライン３８４に生じるラインが偶数であるか
又は奇数であるかを示す信号がNANDゲート５
１８に与えられると、ゲート５１８は20〜30＋１
秒の極めて狭いパルスをライン５２２に与え、こ
れはフリツプフロツプ５２４をクロツキングす
る。そのＤ入力にはライン３８８を介して１サイ
クルのサブキヤリアが供給される。ライン３８４
の偶数又は奇数規定信号はサブキヤリアに対して
同期され、インバータ５２６を介してNANDゲ
ート５２７の１つの入力に与えられる。NAND
ゲート５２７の他の入力はライン５１６及び５１
９によつて与えられるため、NANDゲート５２
７も20〜30＋１秒のパルスをライン５２８に作
り、これはインバータ５３０で反転され、ライン
５３２を介して第２のフリツプフロツプ５３４の
クロツク入力に与えられる。このＤ入力にもライ
ン３８８が接続している。従つて、フリツプフロ
ツプ５２４及び５３４はＨ速度に対して同期され
た信号によつてクロツキングされ、該信号はライ
ン３８４のサブキヤリア同期信号を使用してＤフ
リツプフロツプ５４０及び５４２にクロツキング
されるタイミング信号をライン５３６及び５３８
に与え、フリツプフロツプ５４０及び５４２に４
つの可能な状態を与える。即ち、ライン５３２及
び５２２を介して与えられるクロツクの一方又は
両方はウインドウの内側あるいは外側にあつても
よい。５４４で示された論理及び他の回路はこれ
ら可能な状態を調べ、サブキヤリアのサイクルを
水平同期が位置するその中央に選択するようにＨ
同期位置を遅めたり早めたりすべくトランジスタ
５１２の導通状態を制御する信号をライン５４６
に与える。ライン２３８の3.58MHzのクロツク信
号はフリツプフロツプ５５０をクロツキングし、
このＤ入力にはモノマルチ５１４からライン５５
２を介して信号が供給される。フリツプフロツプ
５５０の出力は伝搬遅延を与える一連の要素５５
４を介してNANDゲート５５６の１つの入力に
接続される。これはライン５５８によつて直接供
給される第２の入力を有している。NANDゲー
ト５５６はフリツプフロツプ５５０によつて与え
られる信号からライン５６０に狭いパルスを発生
する。これはライン５６４の信号が回路５４４に
よつて活性化された時にNANDゲート５６２が
ライン３７８にリセツト・パルスを発生するよう
にする。従つて、このリセツトパルスはサブキヤ
リア・サイクルの正確に中央の時間に生じ、それ
によつて奇数ラインの適当な時に常に４５５カウ
ンタをリセツトする。 デジタル同期シーケンスを含む処理されたテレ
ビジヨン信号はスイツチ５０及び５２に伸びる８
つのライン４８に与えられる。一方のこれらスイ
ツチの詳細が第１８ａ及び１８ｂ図に示されてい
る。第１８ａ図に於いて、記録されるべきデータ
を含む８つのライン４８は２対１スイツチ５８０
の１組の入力に与えられ、これはライン１４８間
あるいはデコーダ、ドロツプアウト処理、クロツ
ク誘導並びに直並列化回路１４０からの再生デー
タを有するライン１４８の組を選択する。ライン
１４８は５８２で示される回路によつてTTLレ
ベルに変換されるMECLレベルを有し、かつパ
リテイ・ビツトを除く入力の全ては２対１スイツ
チ５８０の交互の端子に与えられる。記録時にラ
イン４８が選択され、再生時にはライン１４８が
選択される。いずれかの組の入力ラインの２対１
スイツチ５８０への選択は記録又は再生動作の選
択に応じて論理制御されるライン５８６の信号に
よつて制御させる。ライン５８６のレベルが低い
と、記録されるべき処理されたテレビジヨン信号
を支持するライン４８が選択され、この信号はメ
モリRAM２及び４に与えられるべくスイツチ５
８０を通る。このレベルが高ければ、再生された
テレビジヨン信号はデコーダから受け、スイツチ
５８０を通してメモリに与えるようにする。 データ・ライン１４８はパリテイ・ビツト・ラ
インを含んでいるがこれは２対１スイツチには与
えられず、シフトレジスタ５８４の入力に直接接
続されるようになつている。２対１スイツチ５８
０は、ライン５９０及び１３２８とライン１３３
２及び５９４を介してデコーダから受けた1.6M
Hz及び4.8MHz再生クロツクと入力クロツク発生
回路（第１１図）から受けた3.58MHz及び10.7M
Hzの記録クロツクとを含むクロツク入力を有して
いる。第１図に関連して上述したように、記録動
作時にRAM６０〜６６に書込まれる２対１スイ
ツチによりライン４８で受けた８ビツト並列デー
タのクロツク速度は本質的には10.7MHzのサンプ
リング速度であり、一方再生動作時にライン１４
６，１４８でのデコーダからの９ビツト並列デー
タは4.8MHzの速度である。受けたデータは24ビ
ツト並列データとしてメモリ６０〜６６に記録時
には3.58MHzの速度でまた再生時には1.6MHzで
伝送される。４つのクロツクは3.58MHz及び
10.7MHz記録クロツク間であるいは1.6MHz及び
4.8MHz再生クロツク間で選択を行なう２対１ス
イツチ５８０に与えられる。従つて、これら組の
一方即ち記録又は再生クロツクはライン５９８及
び６００に生じ、第１８ａ及び１８ｂに示される
回路の要素のタイミングを制御するために使用さ
れる。より詳細には、ライン６００のクロツクは
シフトレジスタ５８４と２対１スイツチ５８０か
らのデータからなる入力ライン６０４を有する一
連のシフトレジスタとを制御する。シフトレジス
タ６０２及び５８４のそれぞれはデータの３つの
継続したビツトを受け、これらを24ビツトのデー
タからなる出力ライン６０６に転送する。パリテ
イ・チエツク回路の３つの出力ライン６０８は24
ビツトの情報に与えられ、ライン６０６及び６０
８はライン５９８を介してパルス形式モノマルチ
６１４に接続されるライン６１２の記録3.58MHz
の信号を使用することによつてデータを再クロツ
キングする一連のＤフリツプフロツプ６１０に与
えられる。フリツプフロツプ６１０の出力はメモ
リRAM２及び４への入力ラインでもあるライン
５６である。上述のことより理解できるように、
第１図のブロツク図は別々の路で記録及び再生路
を示しているが２対１スイツチによりそれら路を
同一の導線にすることができる。ブロツク図に示
された２つの路は両動作時にデータの流れをより
明確に示すためであつた。 入力線１４８はTTLレベルに変換され、これ
らラインはジヤンパ６１５を介して２対１スイツ
チに接続され、更に一連のスイツチ６１４，６１
６，６１８及び６２０に接続される。これらスイ
ツチは、それぞれのID数２，20，10及び40が入
力ライン１４８での再生データに存在する時に真
の出力をそれぞれ与えるNANDゲート６２２，
６２４，６２６，及び６２８を満足するように適
切な識別数を復号化するように設定されている。
これらNANDゲートの出力はスイツチ６３０及
び６３２を通り、ID1及びID2数が復号化された
時にそれぞれの信号を６３４及び６３６に存在さ
せる。ライン６３４及び６３６の信号は論理回路
２００に与えられる。各信号チヤンネルはただ一
方のみの偶数のビデオ・ラインを含み、他は奇数
ラインのみを含むため、スイツチ６３０及び６３
２は数２及び10あるいは20及び40を復号ないし解
読するように適切に設定されうる。 データが実際に記録及び再生されたかどうかの
指示を与えるための本装置のパリテイの使用に関
連し、第１８ａ及び１８ｂ図に示される回路はパ
リテイ・チエツクを行ない、データが誤りまたは
不正確であると示されたデータ・ストリームの位
置にデータを挿入するようにドロツプ・アウト補
償器を指令するエラー信号を与える。上述したよ
うに、パリテイ・ビツトはデータが記録される前
にエンコーダ回路８２によつてデータ・ストリー
ムに加えられる。再生時に、エンコーダ及び他の
回路１４０からの信号はシフトレジスタ５８４に
与えられるパリテイ・ビツト・データを含み、か
つ３つの継続した８ビツト語に対しては、ライン
６４０に最大有意ビツト・パリテイ・ビツトを、
ライン６４２に第２の最大有意ビツト・パリテ
イ・ビツトをライン６４６に第３及び第４最大有
意ビツト・パリテイ・ビツトを与え、これらはそ
れぞれパリテイ・チエツカ６４８，６５０及び６
５２に接続される。シフトレジスタ６０２からの
出力ライン６０６は、上述したように、３つの継
続したサンプルに対してビツト・データを含み、
データ・ストリームの３つの継続したサンプルか
らの最大有意ビツト・データはパリテイ・チエツ
カ６４８に与えられる。同様に、第２の最大有意
ビツトの３つの継続したサンプルのデータはチエ
ツカ６５０に与えられ、第３及び第４の最大有意
ビツトの３つの継続したサンプルのデータはチエ
ツカ６５２に与えられる。 パリテイ・ビツトの論理状態は論理１又は論理
０のいずれかとして選択的に与えられるため、３
つの継続したサンプル（パリテイ・ビツトを含ん
でいる。）に対して偶数の論理１を含み、チエツ
カ６４８，６５０及び６５２はそれに与えられる
データを単に処理するだけで、偶数の１を受けた
ら出力６５４，６５６，６５８に真の信号を与え
る。これら信号はそれぞれANDゲート６６０，
６６２及び６６４に与えられる。更に、全３つの
出力ラインが他のANDゲート６６６に与えられ
る。全ての出力があれば、ANDゲート６６６は
ライン６６８に高レベルの真の出力を与え、これ
は他のANDゲート６６０，６６２及び６６４を
活性化する。更に、論理回路６７２に伸びるライ
ン６７０上に信号を与えるべくフリツプフロツプ
６１０によりクロツキングされる真の信号を与え
る。パリテイ・チエツカの偶数のものがパリテ
イ・エラーを検出すると、全てのパリテイ・チヤ
ンネルはライン６６８がANDゲート６６０，６
６２及び６６４を無能化するために、同じ指示を
与えるようにされる。ANDゲート６６０，６６
２及び６６４の出力はフリツプフロツプ６１０に
よりクロツキングされるライン６０８からなり、
これは３つの継続したサンプルの第１の４つの最
大有意ビツトの１つ又はそれ以上がパリテイ・エ
ラーを含んでいることあるいはRFドロツプアウ
トが生じたこと更には他のデータがその代りに挿
入されるべきことを特定するためにドロツプアウ
ト補償器により使用される信号を与える。 ライン６７０のパリテイ・エラー信号はそれが
３つのサンプルの４つの接近した群の附近を越え
るかどうかを決定することによつてエラー信号を
積分する回路６７２に与えられる。もしそうであ
れば、該回路はモノマルチ６７３をトリガする。
その出力ライン６７４はORゲート６７５に与え
られる。その出力はライン６７６を介してAND
ゲート６６０，６６２及び６６４に与えられ、パ
リテイ・チエツカ出力によつて実際指示されるよ
りも長い時間の間即ち他の３〜６サンプルの間そ
れらを無能化する。これはランダム・ノイズが一
連の不良なデータのサイクルに於いて真のパリテ
イ・チエツクを発生する可能性をなくし、それに
よりライン６０８のパリテイ・エラー信号の期間
を伸ばす。真のパリテイ出力を発生したランダ
ム・ノイズがライン６０８に与えられてしまう
と、良好なものとして誤つてパリテイが指示した
不良のビデオ・データは表示ビデオ像でフラツシ
ユあるいはブラツク・ホールを生じさせてしま
う。ランダム・ノイズが意味のある数の真のパリ
テイ指示を発生しなければ、回路６７２は一連の
検出されたパリテイ・エラーが存在する間にその
ような生起を無能化する。 第１８ａ及び１８ｂ図に示される回路に於い
て、デコーダ回路１３８又は１４０がテープの欠
陥等のため例えば情報を再生しない時にRFドロ
ツプアウトを検出する場合に、ドロツプアウト指
示信号が発生されてこれはライン６７７に与えら
れ、次いでTTLレベルに変換され第１８ｂ図に
示される回路６７２に与えられる。ライン６７７
の信号はゲート６７８に与えられ、その出力はラ
イン６７９を介してゲート６７５に与えられ、パ
リテイ・エラー信号をライン６７６に与えるよう
にする。ライン６７７の信号はモノマルチ６８１
をトリガし、その出力ライン６８０はORゲート
６７５に与えられる。マルチバイブレータ６８１
によつて与えられる出力はドロツプアウト及びパ
リテイ・エラー信号の長さを例えば６又は９サン
プル分だけ超え、内部クロツク等がドロツプアウ
トの終了後に再び設定されるようにする。ライン
６７７の信号は論理回路２００に伸びるライン６
８２に複合ドロツプアウト出力信号を与え、これ
はその回路が得ようとしている語同期に対して
ID1及びID2を本質的に回路が処理しないように
する。ライン６８６に与えられるＨ／８信号は６
８８で示される回路に与えられ、この回路は生じ
ているパリテイ及びドロツプアウト・エラーの数
のエラー速度を与える。Ｈ／８信号はヘツド・ス
イツチングが生じる速度であり、この時間期間の
間エラーはカウントされない。これらは有効ビデ
オ信号に生じるエラー速度の実際の指示ではない
ためである。 ライン６８２に与えられるドロツプアウト信号
の発生は第１０図の回路によつてライン１２７０
に与えられるシーケンス・ウインドウ信号によつ
て同期シーケンス期間の間禁止される。シーケン
ス・ウインドウ信号は、ドロツプアウト信号の発
生を禁止するように回路に連結された出力ライン
６０５及び６０７に禁止信号を与えるべく後続す
るＤラツチ６０３をセツトするようにワンシヨツ
ト６０１をトリガする。複合ID信号が第１０図
の回路によつてライン１７２６に与えられるまで
この禁止条件はライン６０５及び６０７に留ま
る。複合ID信号は遅延手段によつて遅延せしめ
られるため、テレビジヨン・ラインのビデオ期間
部分の開始の丁度前にＤラツチ６０３をリセツト
することによつてライン６０５及び６０７より除
去される。 並列ライン５６の２７ビツトのデータはデータ
の書込みのためそれぞれのメモリRAM２及び
RAM４に与えられる。RAM１〜４のそれぞれ
は第１３図に部分的に示される特定の回路よりな
る。第１３図に示されない部分は回路の一般的な
設計の単なる冗長である。入力ライン５４又は５
６は９個のラインの３つの群に分離され、各群は
２５６ビツトRAM集積回路８００に伸び、全27
個のうちのただの６個を示している。ライン５４
又は５６の各組はメモリ回路８００の入力端子に
接続されている。同様に、メモリ回路８００のそ
れぞれは出力ライン８０２を有し、これは３状態
ゲート８０４に伸びる。その出力ラインはどの
RAMが識別されるかに応じていずれかのライン
７０，７５，１５０又は１５４となる。しかしな
がら、各メモリ回路８００からの単一の出力ライ
ンは２対１スイツチ１５２及び２４対８ビツト変
換器７２に伸びる。メモリは対で動作するように
接続され（RAM１及び３とRAM２及び４とは
入出力が相互接続されている。）ているため、３
状態NANDゲート８０４は個々のメモリ回路８
００を出力ラインからそれらが活性化されない時
に絶縁して、例えばRAM１又はRAM３のよう
なRAMのうちの１つに対する個々の回路８００
からの出力のみが出力ライン７０又は７４に与え
られる。 図示されるようにインバータを有する制御ライ
ン８０６は第５ａ及び５ｂのタイミング図に関連
して図示されかつ記載されたように適切な時点で
３状態NANDゲート８０４を活性化したり無能
化したりする。ライン８０８の書込み可能化信号
はデータに関連して書込みパルスを位置決めする
ように調節されうるモノマルチ８１０に与えら
れ、出力ライン８１２は各メモリ集積回路８００
のそれぞれの書込み可能化入力に接続される。出
力ライン８１２のレベルは書込み又は読出し動作
がメモリに関連して生じうるかどうかを制御す
る。ライン８１２に高レベルの書込みパルスが存
在していなければ、メモリは記憶器からデータを
読出すような条件にある。書込みパルスがライン
８１２にあれば、メモリは書込みパルスの期間の
間記憶器にデータを書込むように条件づけられ
る。書込み可能化信号のためのタイミングは第４
ｂ及び５ｂ図に於いてRAM１〜４のそれぞれに
対して示されている。 各メモリ回路８００はアドレス発生器８１６に
よつて制御される８つのアドレス・ライン８１４
を介してアドレスされるため、アドレス発生器８
１６によつて発生される任意のアドレスに対して
個々のRAM集積回路８００は全てはアクセスさ
れている同一のアドレスを有する。従つて、入力
である27ビツトのデータに対して、アドレス発生
器８１６によつて発生される各アドレスに対して
１ビツトがメモリ回路８００の１つに適切に書込
まれ又は読出される。アドレス発生器８１６から
のアドレス・ラインのうちのただ２個のみが図面
で正確に接続されて示されているが、他の６個の
ラインも残つたアドレス・ラインに同様に接続さ
れている。アドレス発生器８１６はクロツキング
を入力ライン５４及び５６のデータに関して適切
に時間決めするように使用されるモノマルチから
クロツク・ライン８１８によつてクロツキングさ
れる。 ライン８２２に与えられるクロツク信号は、動
作モード即ち記録動作時の書込み又は読出しある
いは再生動作時の書込み又は読出しによつて決定
されるクロツクでモノマルチ８２０をトリガする
ために使用される。クロツクは3.58MHz又は
1.6MHzのクロツクであり、これら周波数の両ク
ロツクは２つのクロツク源のうちの一方から生じ
る。記録動作時に、クロツク発生回路４２によつ
て与えられる記録クロツクの制御下でデータは
3.58MHz速度でメモリに書込まれる。記録される
べきデータはエンコーダ回路８２によつて与えら
れるクロツク信号によつて決定される1.6MHzの
速度でメモリから読出される。再生動作時に、デ
コーダ回路１３８又は１４０から発生するクロツ
ク信号によつて決定される低い1.6MHzの速度で
データはメモリに書込まれる。再生されたデータ
は局基準信号から得られかつそれに同期されたク
ロツク信号で決定される3.58MHzの速度でメモリ
から読出される。ライン８２２のクロツクは入力
ライン５４又は５６に左右するデータに関して書
込みパルスを適切に時間決めするためにモノマル
チ８２４をトリガするように与えられる。アドレ
ス発生器８１６はライン８３０のリセツト信号に
よつて記録及び再生動作の間制御される。このリ
セツト信号はカウンタ８１６を０にセツトし、か
つそれによつてデータはデジタル同期シーケンス
の開始時にアドレス０で書込まれるようにする。
ライン８３０のリセツト信号は論理回路２００で
発生する。再生又は記録時に、ID１及びID２制
御信号はそれぞれライン８３２及び８３４に生
じ、それらは反転されてNANDゲート８３６に
与えられる。ライン８３４は再度反転され、アド
レス発生器８１６の１つのアドレス入力に与えら
れ、メモリにデータを書込ませるために適切され
負荷数でそれをロードさせる。制御論理２００か
らのライン８３８の読出しリセツト信号は適切な
タイミングでメモリからデータの読出しを開始さ
せるためにアドレス発生器８１６をローデイング
するためのロード信号を発生する。 記録動作時に、RAM１〜４から読出されるデ
ータはライン７０及び７４に与えられる。これら
ラインはそれぞれ24対８ビツト変換器７２及び７
６に伸びこれら変換器の一方は第１４ａ図に示さ
れている。ライン７０又は７４のデータは８５０
で示された一連のＤフリツプフロツプに与えら
れ、これは第１４ａ及び１４ｂ図で９００で示さ
れたエンコーダ回路によつて発生されるライン８
５２上の1.6MHzクロツク信号を使用してデータ
を再クロツキングする。フリツプフロツプ８５０
によりクロツキングされるデータはライン８５８
での1.6MHzのクロツク信号によつてロードされ
る多数の並直列シフトレジスタ８５６に伸びるラ
イン８５４に生じる。入力ライン８５４からのデ
ータはエンコーダ回路９００によつて発生されか
つシフトレジスタ８５６のそれぞれの出力クロツ
ク端子に接続したライン８６２に生じる4.8MHz
クロツクによつて決定される３個の高速でライン
８６０に逐次的にクロツキングされる。従つて、
入力ライン８５４に与えられる24ビツトのデータ
は８ビツトのデータに変換され、これは３倍速い
速度で転送される。ライン８６０のデータはジヤ
ンパ８６１を通り、次いでゲート８６３を通り、
他の並直列シフトレジスタ８６４に与えられる。
この出力ライン８６８は入力ライン８６６に直列
化したNRZデータを含んでいる。ジヤンパはデ
ータ・ビツトの順序を変化するために使用されう
るので、３つの最大有意ビツトは互に近接せず従
つて直列データに変換された後に直列データ内で
互に接近しない。これは２対４ビツトの期間を有
するドロツプアツプによる最大有意ビツトの全て
を欠なう可能性を減ずる。データの順序が変化す
る場合に、回路５０及び５２にジヤンパ６１５を
使用することにより再生時にその適切な順序に戻
すように同様に変化せしめられなければならな
い。入力ライン８６６のデータのクロツク速度は
上述したように4.8MHzであり、この速度での８
ビツトのデータからなる。入力ライン８７０に生
じている各８ビツト語にパリテイ・ビツトを加え
るためクロツク速度は８倍では９倍高速である。
８ビツト語はパリテイ・発生回路から発生する。 最大有意ビツト、第２と第３及び第４の３つの
継続したデータ語に対する最大有意ビツトはパリ
テイ発生回路８７２，８７４及び８７６に与えら
れ、かつシフトレジスタ８５６に与えられる。従
つて、パリテイ発生器８７２に与えられる３つの
ライン８５４は３との継続したサンプルの最大有
意ビツトからなる。同様に、パリテイ発生回路８
７４への入力である３つのラインは３つの継続し
たサンプルに対して最大有意ビツトを構成し、パ
リテイ発生器８７６に与えられる６個のラインは
３つの継続したサンプルに対する第３及び第４の
最大有意ビツトを構成する。パリテイ発生器は対
応するパリテイ発生器に与えられる偶数の論理が
データ内に生じた場合に、入力でデータを測定
し、かつ各出力ライン８７８のそれぞれに低レベ
ルを与える。３つのライン８７６は、並直列シフ
トレジスタ８８４に接続されるライン８８２にデ
ータを与えるようにライン８８０の1.6MHzのク
ロツクによつて再クロツキングされる。シフトレ
ジスタ８８４は、ライン８８２のそれぞれからパ
リテイ・ビツトが並直列シフトレジスタ８６４に
伸びる出力ライン８７０に直列的に与えられるよ
うにライン８８６の4.8MHzのクロツクによつて
クロツキングされる。パリテイ発生回路は本装置
に於いて使用されうるところのパリテイの一形式
である。しかしながら、調べられる特定の有意ビ
ツトは３つの継続したサンプルからのものである
必要はなく、３つの個々のサンプルのものであれ
ばよい。しかしながら、３つの継続したサンプル
はそれらが３つの継続した８ビツト・データ語の
並列存在の形で同時に存在するため最も便宜的で
ある。 当該回路によつて使用される周波数、即ち43M
Hz，4.8MHz，1.6MHzのクロツクは８９０で示さ
れる86MHz発振器によつて生ぜしめられる。これ
はエンコーダ９００の動作に対して基本タイミン
グ基準を与える。発振器８９０は、ライン８９
６，８９８に86MHzの信号を発生するためにレベ
ル及び成形回路８９４に与えられる出力信号をラ
イン８９２に与える。86MHzクロツク信号ライン
８９６は後述するフオーマツトでエンコーダ９０
０で符号化された後に直列化データを再クロツキ
ングするために使用される。ライン８９８の86M
Hzの信号は１対の÷２分周器９０２及び９０４に
与えられる。分周器９０４はライン９０６及び９
０８で相補位相となつた約43MHzの信号を生じさ
せる。相補位相の43MHzの信号はエンコーダ９０
０によつて使用されるライン９１１及び９１２の
43MHzのクロツク信号で逆位相の極めて狭いパル
スを生じさせるようにパルス狭巾化論理回路９０
９及び９１０に与えられる。÷２分周器９０２は、
ライン９１６に1.6MHzのクロツクをライン８５
２にTTLレベルの1.6MHzのクロツクをまたライ
ン８６２に4.8MHzのクロツクを発生するように
使用される３つの連続した÷３分周器９１４の最
初のものに接続される。 ライン８６８での43MHzの速度でクロツキング
されている直列化NRZデータはミラー「２乗」
チヤンネル・コード（それは自己クロツキング、
非DC形のコードである）にデータを符号化する
エンコーダ９００に与えられる。非DCコードは
１論理状態をある時間維持することによる符号化
データへのDC成分の導入を回避する。記録及び
再生装置はDCでは伝送を行なわないため、記録
さるべき符号化データ内に直流成分が存在するこ
とは再生時のデータの再生にエラーを導入する。 DCで伝送しない制限された帯域情報チヤンネ
ルに於いて、２進波形は零交差位置のひずみを受
け、これはこの装置の高速データ特性で直線応答
補償回路によつては完全に除去され得ない。これ
らひずみはベース・ラインウエンダとして普通に
呼ばれており、SN比を減少させ、信号の零交差
点を変化し、これによりデコーダのビツト再生の
信頼性を低下させる。ミラー・コードに関しては
米国特許第3108261及び4027335号を参照された
い。ミラー・コードに於いて、論理１は特定の位
置、好ましくは中央セルでの信号転移によつて表
わされ、論理０より早い位置例えばビツト・セル
の先導端近くでの信号転移によつて表わされる。
ミラー・フオーマツトは中央位置での転移を有す
る期間に続く１ビツト期間の開始で生じる転移を
抑制する。これら態様で発生された波形は非対称
さは符号化した信号にDC成分を生じさせる。本
装置で使用するいわゆるミラー２乗コードは元の
ミラー・フオーマツトのDC成分を除去し符号化
及び復合化の動作に於いて大きなメモリあるいは
クロツク速度の変化を必要としない。米国特許第
4027335号に記載されているように、データのス
トリームは３つの形式の種々の長さのシーケンス
の組合せとして見られる。(a)、形式1111のシーケ
ンス、111は何らかの数の論理１を有しているが
０の論理０であり、(b)、0111のシーケンス、1110
は継続した１又は非１の任意の奇数を有し、０は
最初及び最後の位置に生じる。(c)、0111のシーケ
ンス、111は０が先行する継続した１の任意の偶
数である。(c)のシーケンスは次のシーケンスの最
初が０であれば生じる。(a)及び(b)のシーケンスは
米国特許第3108261号に記載されたコード規則に
従つて符号化される。(c)シーケンスは最後の１の
ビツトを除く全てのビツトが符号化される。この
１に対しては転移が抑制される。この抑制によつ
て、(c)のシーケンスは(b)と同じ形式に見え、最後
の論理１は論理０に見える。 定義により、(c)のシーケンスは次のシーケンス
の始めで論理０に後る。後続の０から(c)のシーケ
ンスを分離するための転移は許されない。従つ
て、デコーダは通常に符号化された論理１に転移
なく２ビツト期間が続くと、論理１及び０はこれ
ら期間の間継続して与えられねばならないという
ことを単に確認しなければならない。エンコーダ
９００からのライン８６の出力はミラー２乗フオ
ーマツトの直列化された符号化データを与え、こ
れは例えば増巾器８８及び９０に与えられる。増
巾された信号は磁気テープへの記録のため変換ヘ
ツドに送られる。 再生時、ヘツドホイール１０８に支持された変
換ヘツド９６はトラツクの信号を再生し、第１５
図に１つだけ示された前置増巾器１０９に与え
る。入力ライン９５０は回転トランスに接続さ
れ、誘導信号は増巾され、出力ライン１１１に現
われる。次いでライン１０９の１つを等化器１１
８又は１２０に伸びる出力１１４又は１１６に選
択的に接続する２対１スイツチ１１０に与えられ
る。 第１６ａ図に於いて、増巾器１０９の出力はラ
イン９７４及び９７６に与えられるヘツド・スイ
ツツチング信号によつてそれぞれ制御されるダイ
オード・スイツチ９７０及び９７２に伸びるライ
ン１１１に生じる。これら増巾器の１つからの信
号は適切な時間に関連したスイツチを通り等化器
の入力を表わすライン１１４に表われる。ライン
１１４は、低周波補償器９８２と高周波補償器９
８４とを含むオクターブ当り6dB増大する応答制
御器９８０に接続した増巾器９７８に接続する。
これら両補償器は再生ヘツドの一定でない増巾一
周波数応答を補償する。周知のように、再生ヘツ
ドと前置増巾器の組合せはオクターブ当り6dBの
速度で低周波で上昇し、中間帯域周波数ではレベ
ルが落ち、高周波では低下する。この結果、再生
信号の全体的にフラツトな振巾応答が得られるべ
きならば、等化器は低及び高周波の両端で振巾を
ブーストする必要がある。このブーストを行なう
ため、回路９８０は半データ速度、即ち本実施例
では21.5MHzのわずか上方にカツトオフ周波数を
有するLPF９９２に接続した増巾器及びライ
ン・ドライバに与えられる。回路９９０及び９９
２はオフテープ信号に存在する高周波ノイズの影
響を最少にするように設計される。LPF９９２
は第２のライン・ドライバ（第１６ｂ図）を駆動
する位相等化器９９４に接続される。ライン・ド
ライバ９９６は出力ライン９９８を有し、これは
バランス変調回路１００と他のバランス変調回路
１００４（第１６ｂ図）に接続されている遅延線
１００２と第３のバランス変調器１００８に伸び
る第２の遅延線１００６とに接続される。バラン
ス変調器１０００，１００４及び１００８の出力
は共通加算点１０１６に接続されるそれぞれのラ
イン１０１０，１０１２，１０１４（第１６ｂ
図）に生じる。加算点１０１６はライン１０２４
に等化された出力を与えるリミツタ１０２２にト
ランス１０２０を介して接続した増巾器１０１８
の入力を表わす。１０２６で示された回路は回復
した信号のRFドロツプ・アウトの存在を検出し、
ライン１０２８にドロツプアウトを与える。 等化器の出力１０２４とライン・ドライバ９９
６との出力の間の回路は再生時に生じるミラー２
乗データのストリームの信号内干渉を補償する。
この干渉はデータ・ストリーム内に生じかつ前後
に生じる信号転移の影響によりひずんだ信号の零
交差の位置のひずみとして生じる。第１６ｃ（１）
図に於いて、転移間で３つのデータ・セルを有す
る比較的に長い波形１０３０の後に２つの継続し
た短い波形１０３２及び１０３４が続き、これら
は転移間で１つのデータ・セルのみを有してい
る。第１６ｃ（２）図に示されるように、第１６
ｃ（１）図に示される信号のための記録の深さは
短い波形に対するよりも長い波形即ち低周波に対
しての方が大である。従つて、振巾はより短い波
形に関連した一方の部分１０３８及び１０４０に
対するよりも長い波形１０３０に関連した部分１
０３０に対しての方が大である。従つて、この記
録の深さは長い波形の転移から短い波形への零交
差点（第１６ｃ（１）図に示される零交差点１０
４２）の位置をひずませ、このひずみは位相応答
は極めて大きく影響されるが、振巾応答、位相応
答共に影響を及ぼす。長い波形の転移は点線で示
されるように位相遅れとなり、位置１０４４で零
交差点を有し、また点線で示されるように位相進
みとなり、位置１０４６で零交差点を有する。 ライン・ドライバ９９６の出力ライン９９８と
加算点１０１６との間の回路は、振巾及び位相が
時間的に前に生じた信号及び時間的に後に生じる
信号に関して偏位して比例している補正信号を算
術的に加算することによつてひずみを補正する。
これは次のようにして達成される。(a)、ライン９
９８の信号を第１の遅延線１００２を介してバラ
ンス変調器１００４に与える。変調器１００４
は、１１／２データ・セルの名目値に対応する第１ の予定の時間だけ加算点に到達することから遅延
される出力信号を与える。(b)、この信号を第１の
遅延線１００２及び第２の遅延線１００６を介し
てバランス変調器１００８に与える。変調器１０
０８は通常約３データ・セルであるより大きな量
だけ遅延されたライン１０１４の出力信号を加算
点１０１６に与える。(c)、信号を直接バランス変
調器１０００に与える。これはライン１０１２及
び１０１４のいずれか一方の前に加算点１０１６
に与えられる出力信号をライン１０１０に与え
る。所定の時間にライン９９８に存在する信号の
与えられたサンプルに対し、それはバランス変調
器及び遅延線を介し処理され、当該サンプルの直
ぐに前後に生じたものをサンプリングすることと
時間的に３つの継続した点で加算点１０１６に達
する。従つて、信号を遅延線とバランス変調器に
通すことにより、直ちに先行しあるいは後続する
サンプルと瞬間的なサンプルを位相変調すること
になる。振巾について優勢な信号はバランス変調
器１００４からの信号であり、他のバランス変調
器１０００及び１００８からの出力は振巾がそれ
に比例して小さくなり、これらは優勢信号の零交
差部分のエラーを補正するために優勢信号に加算
される。第１６ｃ（１）図を参照すれば、点１０
４６で示されるように位相先行した要素信号を加
えることによつて、点１０４４で示される零交差
点の位相の遅れの補償は結果として得られた零交
差点が点１０４０として示される位置に正しくシ
フトされるようになされうる。 バランス変調器の動作に関連し、かつ第１６ａ
図に示されるバランス変調器を特に参照する。ト
ランジスタ１０５０によつて表わされる定電流源
が設けられており、これはトランジスタ（以下
Trと略記）１０５４及び１０５６のエミツタに
伸びるライン１０５２に電流を与える。全電流は
２つの路に分流され、Tr１０５６に流れる電流
はTr１０５４に流れる電流を全電流より減じた
ものに等しい。Tr１０５４のベースはバランス
変調回路１００４の出力を制御するように調節さ
れうる可変抵抗１０５８に接続される。各Tr１
０５４及び１０５６のそれぞれを流れる電流は
Tr１０６０ａ，１０６０ｂ，１０６２ａ及び１
０６２ｂの利得を制御する。Tr１０６０ａ，１
０６２ｂのコレクタは共に接続され、逆位相にさ
れているため、Tr１０５４及び１０５６を流れ
る電流が等しければ、Tr１０６０ａ及び１０６
２ｂのための利得は等しくなり、ライン１０６４
の電流は零となり、これによりTr１０６６は非
導通になり、零出力をライン１０１２に与える。
しかしながら、それらが等しくなければ、どの
Tr１０６２ａ，１０６２ｂが導通しているかに
より位相が変化する電流が生じる。遅延線１００
２からの出力信号はTr１０６０ａ及び１０６２
ａのベースに与えられ、ライン１０１２の出力に
反映して入力信号の振巾のある比例部分となり更
に可変抵抗１０５８のプリセツト調節に従つて位
相シフトされる。 他のバランス変調器も実質的に同様に動作する
ために、それからの出力は振巾調節され、入力信
号の振巾のある部分はデータに存在する記号同志
の干渉を補償する。加算信号の振巾は約10〜15％
の間で一般的に変化するが、約30％に達し得る。
いずれに於いても振巾は補償を充分になすに必要
なものでなければならない。これに関連して、バ
ランス変調器１００はライン１０７０によつて制
御されるバランス変調器１００４のTr１０５４
に対応するTrを有し、バランス変調器１００８
の同様のTrはライン１０７２によつて制御され、
その両者は相互記号干渉が最小になるように位相
及び振巾補償を変化するためにバランス変調器を
調節することができる操作者によつて制御される
ことができる可変電流源に接続せしめられる。 ミラー２乗コードに依然として符号化されてい
る等化されたデータは２つのスイツチ１２８及び
１３０に接続されるライン１２４及び１２６に与
えられ、これらは一方の等化器の出力を選択し、
該出力をライン１３２及び１３４を介して回路１
３４又は１４０の一方に与えるよつてなつてい
る。スイツチ１２８及び１３０は複号化されてい
る継続したラインが上述したようにビデオ像のわ
ん曲した表示を最適に生じさせるような記録に関
連して反転される場合に必要に応じて等化器出力
を反転するようになつている。スイツチ１２８及
び１３０は論理回路２００によつて発生されるラ
イン１４２上の信号によつて制御される。 ミラー２乗符号化データを復号化するために使
用されうる特定の回路はクロツクを自己クロツキ
ング・データから回復し、データを直並列化する
と同様にドロツプアウト処理を行ない、それを第
１７ａ及び１７ｂ図に示されるように９ビツト並
列データに変換する。ミラー２乗データはライン
１３２にMECL形で入力され、これは本質的に
43Mビツトの速度で生じる。転移がビツト・セル
の開始点及び中央点の両者で生じるからで、ビツ
ト・セルは43Mビツト速度である。データは入力
でMECL形であるため、この回路はミラー２乗
データを受け入れるように変更されることがで、
これによつて論理信号転移はビツト・セルの開始
点あるいは中央点で生じる。従つて、３段リミツ
タ１１００の最後の段の相補出力の一方は一連の
３つの排他的OR（EXCL−OR）ゲート１１０２
に与えられ、これらゲートは各零交差点で出力は
ライン１１０４にパルスを発生する。発生された
パルスは狭帯域通過フイルタ１１０６に供給さ
れ、次いで矩形波を発生するリミツタ１１０８に
入力される。リミツタの出力はライン１１１０及
び１１１２に現われ、ライン１１１２は同様狭帯
域通過フイルタである他のフイルタ１１１４に伸
びる。フイルタ１１１４の出力は他のリミツタ１
１１６に与えられ、この後段には他の狭帯域フイ
ルタ１１１８及びリミツタ１１２０が続き、相補
出力を有するバツフア１１２４に接続されるライ
ン１１２２に86MHzの矩形波を生じさせるように
する。相補出力の１つは第１図に示されるように
デコーダによつて使用されうる86MHzのクロツク
をライン１３９に与えるバツフア１１２６に与え
られる。クロツク挿出回路の狭帯域通過フイルタ
は約2MHzの帯域通過を有しする。 １つのチヤンネルにRFドロツプアウトが生じ
た場合に、他のデコーダからの86MHzのクロツク
は適切なデータ語同期を保持することができるよ
うに回路をクロツキングするために使用され、そ
れによつてドロツプアウトが終つた時にデータを
瞬時に回復することができるようになる。ドロツ
プアウトが両チヤンネルに同時に生じることは極
めてまれであるため、86MHzのクロツクが回路を
クロツキングする際に使用されるデコーダの一方
又は他方によつて回復されうる可能性は大であ
る。 一連のリミツタ及び狭帯域通過フイルタは継続
的により正確な86MHzクロツクを与え、このクロ
ツクはライン１３２で受けられているデコーダを
クロツキングするために使用されている。第１の
リミツタ段１１００の相補出力は符号化されたデ
ータを含み、これは１１２８を介して遅延手段１
１３０に与えられ、これはライン１１３２にタツ
プがとられ、かつライン１１１０にクロツキング
されるフリツプフロツプ１１３４のＤ入力に与え
られる。従つて、ライン１１３６のフリツプフロ
ツプ１１３４によつて符号化されたデータ出力は
データそれ自体より回復したクロツクにより再ク
ロツキングされ、それによつて極めて速い速度の
86Mビツト・データに存在する伝搬及びタイミン
グ遅延により存在するあるエラーを除去する。再
クロツキングされたデータを含むライン１１３６
はブツフア１１２４と接続した１つの入力を有す
るバツフア１１４２によつて出力されるライン１
１４０の良く規定された86MHzのクロツク信号に
よつてクロツキングされるＤフリツプフロツプ１
１３８に与えられる。フリツプフロツプ１１３８
はデータを２度再クロツキングし、それにより伝
搬及び他の時間遅延により存在する全てのエラー
を除去するようになる。再クロツキングされたデ
ータはライン１１４４に生じ、３つのEXCL−
ORゲート１１４６，１１４８及び１１５０に与
えられ、このうちの２つはデータそれ自体に生じ
る各転移に対してそれぞれの出力ライン１１５２
及び１１５４に狭いパルスを与える。 バツフア１１４２の他の出力はバツフア１１６
０に与えられる。これは÷２フリツプフロツプ１
１６２をクロツキングする１つの出力を有し、バ
ツフア１１６６に与えられる他の出力ライン１１
６４も設けられている。÷２フリツプフロツプ１
１６２の出力はライン１１７０の43MHzの信号で
あり、これはバツフア１１７２を通り、その後フ
イルタ１１７４によつてフイルタリング即ち波
される。フイルタ１１７４は波の遅延特性によ
り信号の瞬時変化又は位相の変化と抵抗すること
によつて同一位相でクロツクを維持することがで
きるフライホイール回路の一部を構成する。43M
Hzのクロツクの位相は異なつて位相決めされた信
号の数個のサイクルが生じるまで変化しない。フ
イルタ回路１１７４の出力はバツフア１１８０を
介して他のバツフア１１８２に接続されるライン
１１７８に生じ、バツフア１１８２の出力ライン
１１８４はＤフリツプフロツプ１１８６，１１８
８，１１９０，１１９２及び１１９４からなるシ
フトレジスタをクロツキングするように使用され
る43MHzの含んでいる。バツフア１１８２の相補
出力は÷９分周器１２００をクロツキングするよ
うに使用される出力線１１９８を有したORゲー
ト１１９６に供給される。÷９分周器１２００は
ライン１１８４で受けられた９つ毎の43MHzのク
ロツク信号に対する出力をライン１３１６に与え
るように接続された４つのフリツプフロツプによ
つて形成されている。 ミラー２乗符号化データを復号化するための構
成として第１７ａ図を参照する。EXCL−ORゲ
ート１１４６はビツト・セルの中央あるいはその
開始点で生じるかによりデータ転移毎に１つのパ
ルスを生じさせる。これらパルスはライン１１８
４によつてクロツキングされるゲート１２０８に
よつて供給される他の入力ライン１２０６を有す
るゲート１２０４にライン１１５２を介して与え
られる。ゲート１２０４は論理１検出器として働
き、論理１が検出された時にライン１２１０に真
の高レベルの出力パルスを与える。ライン１２１
０はシフトレジスタの第１の段のフリツプフロツ
プ１１８６を論理１に設定する。シフトレジスタ
からなる継続したフリツプフロツプは論理１状態
を伝搬するために43MHzのクロツク信号によつて
クロツキングされる。ミラー２乗コードの規則に
よれば、ある論理１がDC成分を除去するように
データ・ストリーム内で抑圧される。この抑圧さ
れた論理１の存在を検出するために、EXCL−
ORゲート１１５０からの出力ラインは各転移で
短いパルスを生じさせ、これはバツフア１２１４
を通り転移が生じる時にライン１２１６にリセツ
ト・パルスを与える。３つのフリツプフロツプ１
２１８，１２２０及び１２２２からなる８ビツ
ト・カウンタは５あるいはそれ以上に達した時に
ライン１２２４に出力信号を与えるようになつて
いる。８ビツト・カウンタはライン１１６４、バ
ツフア１１６６及びライン１２２６を介して86M
Hzのクロツクによつてクロツキングされる。86M
Hzのクロツクの５つの間隔のカウント値は検出時
に論理１が符号化処理時に抑圧されたことを指示
する43Mビツトの２１／２セルに対応する。転移が 86MHzのクロツクの５つのカウントの前に生じる
ならば、このカウンタは転移の生起時にリセツト
される。カウンタがライン１２２４に出力信号を
与えると、それは出力ライン１２３０に狭いパル
スを発生するようにゲート回路１２２８を通して
与えられ、シフトレジスタのフリツプフロツプ１
１９０のセツト入力に与えられ、それにより符号
化処理時にそれぞれが抑圧された適切な時点で論
理１を挿入する。シフトレジスタの最後のフリツ
プフロツプ１１９４はライン１２３２に生じ、こ
れは直列対並列シフトレジスタ１２３４に与えら
れる復号された非零対零データを支持する。この
シフトレジスタは回路５０及び５２に伸びる出力
ライン１４６又は１４８を有するそれぞれのフリ
ツプフロツプ１２３８に与えられる８並列ビツト
のデータをライン１２３６に発生する。ライン１
２３２のデータは、同期語速度であつて出力ライ
ン１２４４に与えられるパリテイ・ビツトを得る
ように時間決めされたライン１２４２によつてク
ロツキングされるＤフリツプフロツプ１２４０に
与えられる。ライン１２４２での同期語速度関連
信号は4.8MHzの速度で生じ、並列データのビツ
トを含むフリツプフロツプ１２３８をクロツキン
グするためにも使用される。 第１７ａ及び１７ｂ図の回路は語同期を得るた
め即ち８ビツト単一のサンプルを含む適切な９ビ
ツトの直列化されたデータを適切なパリテイ・ビ
ツトと共に識別するように動作する。語同期検出
は記録処理時にシーケンス・アダー４０によつて
加えられたデジタル同期シーケンスを検出するこ
とによつて達成される。より詳細には、「055」シ
ーケンスは、直列化された時でかつパリテイが加
えられた後に、シーケンス「101」が続いた24の
継続した０として表われる。第１７ａ図のEXCL
−ORゲート１１５０を再度参照する。その出力
線１１５４はバツフア１２５０にも与えられ、こ
れはパルスがデータ・ストリームの各転移の間に
現われる出力ライン１２５２を有している。ライ
ン１２５２の信号は、４との継続したゲート及び
バツフア１２５８，１２６０，１２６２及び１２
６４と共にデジタル・シーケンス「101」の生起
を検出する１対のフリツプフロツプ１２５４及び
１２５６をリセツトする。しかしながら、「101」
シーケンスは、処理されるテレビジヨン信号の有
効ビデオ・データ期間の種々の位置で容易に生じ
ることができ、この理由で入力ライン１２７０
は、「005」シーケンスが生じている時間期間、即
ち各水平期間内の約４〜５マイクロ秒の期間の間
のみ真であるシーケンス・ウインドウ信号を有
し、ライン１２７０のこの信号はライン１２８０
を介してORゲート１２７８に接続したORゲー
ト１２７６に接続した出力ライン１２７４を有す
るゲート１２７２に与えられる。シーケンス・ウ
インドウ信号は第１０図の回路によつて発生され
る。出力ライン１２７９はシーケンス・ウインド
ウの間のみゲート１２６４を活性化するため、ゲ
ート１２６４からの出力ライン１２８６及び１２
８８の真の信号はシーケンス・ウインドウの存在
の間に「101」シーケンス検出に対して生じるだ
けである。ライン１２８６は÷２分周器１１６２
（第１７ａ図）を制御するために使用されるため、
それは43MHzクロツク位相補正を維持するため及
びビツト同期を得るために適切な時間でリセツト
される。NANDゲート１２６４の他の出力即ち
ライン１２８８は、他の入力ライン１２９４が活
性化されている限り信号を出力ライン１２９２に
与えるNANDゲート１２９０に与えられる。
「101」シーケンス検出器はデータ・ストリームそ
れ自体から得られる（バツフア１１６６及びライ
ン１１６４を介して）ライン１２２６のクロツク
信号によつて駆動されるため、それは常にデー
タ・ストリーム関して位相合せされている。検出
器は「101」シーケンスをそれが存在しかつ検出
器が活性化されている限り常に検出する。これは
シーケンス・ウインドウの間に生じる。ゲート１
２９０は、デジタル同期「005」シーケンスの間
に生じるビツト・ストリームの20の継続した０の
生起が検出される時にのみ活性化される。これは
「101」の検出の前に生じる。 20の継続した０の検出のため、第１７ｂ図を参
照する。カウンタ１２９６はシフトレジスタによ
りシフトされているデータ、特に論理１が生じる
場合にカウンタをリセツトするように働くフリツ
プフロツプ１１９２の出力に生じるデータを調べ
る。カウンタ１２９６はバツフア１３００から発
生されるライン１２９８の43MHzクロツクによつ
てクロツキングされる。このカウンタは、20の継
続した０が生じかつNANDゲート１３０８がラ
イン１３１０の真の信号によつて活性化される
（これはシーケンス・ウインドウの発生の間生じ
る。）場合にそのゲートを通して伝送されるライ
ン１３０６の信号を与えるモノマルチ１３０４
（第１７ａ図）を上記信号がトリガすると、ライ
ン１３０２に出力信号を与える。NANDゲート
１３０８が活性化されると、この活性化信号はゲ
ート１２９０を活性化するためライン１２９４に
与えられる。従つて、ライン１２９２の真の信号
は処理されたテレビジヨン・ライン毎の水平ブラ
ンキング期間の間生じるシーケンス・ウインドウ
時の「101」シーケンスの検出に応じて生じ、
ORゲート１３１４（第１７ｂ図）に与えられる
ライン１２９２の語同期信号を与え、これは÷９
分周器１２００のリセツトに接続された出力ライ
ン１３１６を有する。分周器１２００の出力は
ORゲート１３２０に接続されたライン１３１８
に生じ、これはクロツクの９カウント毎にそれ自
信リセツトする作用を有し、従つてカウンタ１２
００を形成するフリツプフロツプを÷９カウンタ
に適応させる。ゲート１３１４の出力ライン１３
１６は、ライン１３２８に1.6MHzのデコーダ・
クロツクの出力を生じさせる÷３分周器１３２６
をクロツキングする出力を有するモノマルチ１３
２２のクロツク入力に伸びる。ライン１３２４は
43MHzのクロツクを９で割つた4.8MHzの信号を
支持し、これはバツフア１３３０を通り、ライン
１３３２に4.8MHzのデコーダ・クロツク信号を
生じさせる。ライン１３２４はフリツプフロツプ
１２３８をクロツキングする4.8MHzクロツクを
支持している出力ライン１２４２を有するバツフ
ア１３３４によつても接続される。ライン１３２
８及び１３３２は、上述したように再生動作時
に、回路５０及び５２と同様にRAM１〜４をク
ロツキングするために使用されるデコーダ・クロ
ツクからなる。 ÷９カウンタの出力はフライホイール回路１３
４０にライン１３３８を介して与えられる。これ
は語同期の突然のステツプを防止するように作動
できかつ30〜40サイクルの語同期のためライン１
３４２でその出力に4.8MHz信号を与える。ライ
ン１３４２の信号はライン１３４８を介してモノ
マルチ１３４６をトリガするフリツプフロツプ１
３４２に与えられる。モノマルチ１３４６は単に
信号を適切に時間決めするためのもので、ライン
１３５０の出力を有し、これはライン１３５８に
極めて巾の狭いパルスを生じさせる遅延装置１３
５２及び１３５４とゲート１３５６とからなる微
分回路に接続される。このパルスはライン１３６
４に信号があるときのシーケンス・ウインドウの
間ゲート１３６０を活性化する。これはライン１
３６２の出力を有し、ライン１２９２の「101」
シーケンス検出器出力がある理由のため、例えば
ドロツプアウト等のため存在しない場合に÷９カ
ウンタをリセツトするためORゲート１３１４を
活性化する。従つて、÷９カウンタは「101」シー
ケンス検出器によつてあるいはライン１１９８の
クロツクパルスが一時的に欠除した時にはフライ
ホイール回路によつて適切にリセツトされる。こ
の回路動作の重大な点は数十サイクルに渡つて比
較的に一定の速度で同期語を維持すること並びに
クロツクカウントの欠除に対して又は「101」検
出が数回生じないこと等に対して上記速度を変化
しないことである。 デコーダのそれぞれは86MHzのクロツクを互に
与えるようになつており、第１７ｂ図のものは
86MHzのクロツクをライン１３９に与え、図示の
デコーダは第１７ａ図に示されるように他のデコ
ーダからライン１４１で86MHzのクロツクを受け
る。これはRFチヤンネルに於いてデコーダの１
つに生じるドロツプアウトを補償することにあ
り、もしこれが生じれば、他のチヤンネルからの
クロツクは同期語のタイミングを保持するために
回路のクロツキングを維持すべく使用可能とな
る。これによりクロツク信号が維持されるため、
主チヤンネルからのクロツクはドロツプアウトが
終つた後の信号の再生起の時に容易に再獲得が可
能になる。RFドロツプアウトの生起の検出はク
ロツク信号の不在の指示を与えるが、RF信号の
欠除の検出以外の指示は使用されるべき他のチヤ
ンネルからクロツク信号を生じさせるように便宜
的に使用されうる。 等化器１１８からの検出されたRFドロツプア
ウトはライン１０２８でバツフア１３７０に与え
られる。この出力は第１の積分段１３７２に与え
られ、これは86MHzのクロツクを与えるバツフア
１１７２からライン１３７６によつてクロツキン
グされるフリツプフロツプ１３７４によつて再ク
ロツキングされる。フリツプフロツプ１３７４の
出力はゲート１３９の１つの入力にのびる。それ
はORゲート１３８２から伸びるライン１３８０
によつて供給される他の入力を有している。ゲー
ト１３８２への入力はバツフア１３８４とＨ／８
の信号即ちヘツド・スイツツチングの信号を有す
るライン１３８８によつてトリガされドロツプア
ウト指示をこの時間発生させないようにするモノ
マルチ１３８６とに供給される。この信号はヘツ
ド・スイツツチングがドロツプアウトを生じさせ
た間での他のチヤンネル・クロツクへのスイツチ
ングを防止する。入力ライン１３７８及び１３８
０のいずれかはORゲート１３９０を活性化し、
信号を出力１３９２に与える。これは出力フリツ
プフロツプ１２３８に伸びこれをリセツトする。
それによつて出力ライン１４６にドロツプアウト
指示を与える。これは回路５２によつて即ちドロ
ツプアウト補償器１６０によつて使用される。
NANDゲート１３９０の他の出力はライン１３
９４を介して第２の積分路１３９６に供給され
る。これはドロツプアウト信号を積分し、実際の
ドロツプアウトの存在を確認する。この積分され
た信号は伸長回路１４００に接続したフリツプフ
ロツプ１３９８に接続される。回路１４００は当
該デコーダ回路をクロツキングする際に使用され
る他のデコーダからの86MHzの信号を通過させる
ようにゲート１４１８を活性化する出力ライン１
４１６を有したフリツプフロツプ１４１４のリセ
ツト端子に接続した出力ライン１４０２を有す
る。伸長回路は、RF信号が充分に戻されかつ当
該デコーダからの86MHzクロツクが再度使用され
る前にそれらが得られるようにするために、実際
のドロツプアウトの期間を起えて予定時間の間ド
ロツプアウト指示を保持する。 従つて、ドロツプアウト信号が生じると、遅延
パルスがライン１４０２に生じる。これはフリツ
プフロツプ１４１４をリセツトする。ドロツプア
ウトが終るとパルスがライン１４０４に生じる。
これは伸長回路１４００によつて伸長されない。
そしてゲート１４１０の１つの入力を与える（他
の入力はライン１４１２によつて与えられる。）
ライン１４０８に出力信号を与えるゲート１４０
６に与えられる。ゲート１４１０の出力ライン１
４１２はフリツプフロツプ１４１４をセツトす
る。その出力ライン１４１６はNANDゲート１
４１８を無能化するため、他の入力ライン１４２
０の86MHzのクロツクはもはやクロツキングされ
得ない。しかしながら、当該デコーダの動作をそ
れが受けるデータ・ストリームから当該デコーダ
によつて与えられるクロツクに戻す前に、それが
ビツト同期されていること即ち回路をクロツキン
グするために使用されている43MHzのクロツクが
適切に同期されていてデータ・セルの中央での論
理１を復号化することを確認することが所望され
る。43MHzのクロツクは86MHzのクロツクを２で
割ることによつて与えられ、この分周を行なう分
周器１１６２は適当な時間でリセツトされる。こ
れは、RFドロツプアウトの実際の終了及び伸長
されたドロツプアウトの終了との間の時間差であ
る約６〜12語の時間期間の間活性化される入力ラ
イン１４０２及び１４１６を有しゲート１４１９
によつて達成され、このゲートは「101」検出器
を活性化するライン１２７９の信号を生じさせる
ゲート１２７８に与えられる信号をライン１４２
１に与える。これがなされると、有効ビデオ又は
同期シーケンス内での「101」シーケンスの生起
はフリツプフロツプ１１６２をリセツトし43MHz
クロツクを適切に同期するリセツト・パルスをラ
イン１２８６に与える。ライン１４２０の43MHz
クロツクは他のデコーダからの86MHzのクロツク
を支持するライン１４９によつて供給される入力
を有するバツフア１４２６からライン１４２４の
86MHzのクロツクでクロツキングされる÷２分周
器１４２２から発生する。ライン１４１６がゲー
ト１４１８を活性化すると、43MHzのクロツクは
÷９分周器１２００のクロツク入力に伸びる出力
ライン１４３０に生じ、従つてライン１３２での
データを有するチヤンネルのドロツプアウトによ
り存在しないものではなくライン１１９８に供給
されたものの代りに上記クロツクを供給する。÷
２回路１４２２は、分周器の動作に関連して適切
な時間で他のデコーダからのクロツクを主デコー
ダに切換える÷９分周器１２００によつてクロツ
キングされるライン１４３２によつてリセツトさ
れる。 RAM１〜４の動作の制御はクロツク発生器及
びスイツチヤ回路１９６及び論理回路２００によ
つてなされ、この詳細回路は第７，８，９及び１
０図に示されている。 最初にメモリ制御回路のメモリ及びクロツク回
路である第９図を参照する。この部分記録又は再
生動作が生じているかどうかによりRAM１〜４
に適切なクロツクを供給するようになつている。
従つて、操作者によつて制御される外部スイツチ
から、４つの入力ライン１４５０，１４５２，１
４５４及び１４５６は当該装置を４つのモード、
再生（プレイ）、記録、EE及び試験の各モードに
置くことができる。EE動作時に、データは単に
メモリに書込まれるだけであり、その後同一のク
ロツクを使用して読出しを行ない、実際の記録及
び再生動作をバイパスする。これは回路の当該部
分の試験を与える。いずれか１対の相互接続した
RAM即ちRAM１及びRAM３（又は他の対とし
てのRAM２及びRAM４）を選択する試験選択
ライン１４５８と試験モードで使用されるライン
１４６０のPROM１６００からの偶数又は奇数
レベルと共に上述した４つのラインは適当な信号
を与えるために種々の論理回路に与えられ、かつ
メモリを制御するために使用されるクロツクをも
与える。通常の記録及び再生動作モード時にライ
ン１４６０に与えられる信号のレベルは必要なメ
モリ制御信号を与えるための機能を行なうメモリ
制御回路を活性化するために選択される。 デコーダ１３８又は１４０からの1.6MHzのク
ロツクはライン１３２８で回路に与えられ、この
クロツクは再生時にメモリにデータを書込むため
に使用される。ライン１３２８のクロツクは
MECLレベルからTTLレベルに変換器１４６２
によつて変換され、クロツクの位相を調節する継
続したモノマルチ１４６４，１４６６に与えられ
る。モノマルチ１４６４は第１０図に示されるメ
モリ制御回路の識別処理回路に伸びる出力ライン
１４６８を有する。モノマルチ１４６６の出力は
再生時に高レベルであるライン１４７４によつて
活性化されるANDゲート１４７２にライン１４
７０を介して与えられる。ライン１４７４は再生
時にメモリからデータを読出す上で使用するため
他の入力で3.58MHzの基準クロツクを有するゲー
ト１４７６を活性化する。同様に、ANDゲート
１４７８はライン１４８０を介して記録時に活性
化され、記録3.58MHzクロツク信号は記録時にメ
モリにデータを書込む上で使用するゲート１４７
８を介してゲーテイングされる。 エンコーダ８２からの1.6MHzのクロツクはラ
イン９１６に生じ、これは同様MECLレベルか
らTTLレベルに変換器１４８２により変換され、
これは２つのモノマルチ１４８４により再調時さ
れる。記録時にメモリからデータを読出すために
使用される適切に位相決めされた1.6MHzのクロ
ツクがライン１４８６に与えられる。EEモード
ではライン１４８８の3.58MHzのクロツクが使用
される。ゲート１４９０，１４９２及び１４９４
は記録時に活性化されるゲート１４９８に与えら
れるいずれかのクロツク周波数をライン１４９６
にゲーテイングする。従つて、ANDゲート１４
７２及び１４９８は２つの周波数源がらのいずれ
か１つの1.6MHzのクロツクを選択し、記録時に
オフテープ・データをメモリに書込むためのデコ
ーダ1.6MHzクロツク又は記録時にメモリからデ
ータを読出すためのエンコーダ1.6MHzクロツク
を使用する。これらクロツクの一方は論理１５０
２により制御されかつライン８２２のクロツクを
メモリに供給するライン１５００に供給される。
ゲート１４７６及び１４７８はライン１５０８に
記録又は基準3.58MHzクロツクを選択して与え、
これは制御論理１５０２でゲーテイングされ、こ
れら周波数のクロツクを必要とする時にライン８
２２に供給する。基準3.58MHzクロツクは再生時
にメモリからデータを読出すために使用され、記
録3.58MHzクロツクは記録時にメモリにデータを
書込むために使用される。制御論理１５０２はイ
ンバータ１５１２と共に他の制御論理１５１０に
よつても制御される。論理１５１０への入力は、
ライン１５１４，１５１６，１５１８及び１５２
０での書込み可能化信号と共に、装置が記録又は
再生モードにあるかどうかを反映するライン１４
７４及び１４８０によつて与えられる。ライン１
５１４及び１５１８での書込み可能化信号は記録
時に適切な書込み可能化信号を供給するようにプ
ログラムされたROM１６００（第７図）によつ
て供給され、ライン１５１６及び１５２０での信
号は再生時に書込み可能化信号を与えるようにプ
ログラム化された他のROM１８１６（第８図）
によつて与えられる。従つて、インバータ１５１
２と共に制御論理１５１０及び１５０２は第４ｂ
及び５ｂ図に示されるタイミング図に関連して上
述した態様で記録及び再生動作時にRAM１〜４
の書込み及び読出しを実行するために適切な時間
で適切なクロツクを選択する。書込み可能化ライ
ン１５１４〜１５２０は書込み可能化信号を供給
する同じROM（１６００及び１８１６）によつ
て供給されるライン１５２４，１５２６，１５２
８及び１５３０にメモリ選択入力を有する２対１
スイツチ１５２２にも供給される。ライン１５２
４及び１５２８は記録時にメモリ選択信号を供給
するように使用され、一方ライン１５２６及び１
５３０は再生時にメモリ選択信号を供給する。ラ
イン１５７４の信号はスイツチ１５２２を制御
し、記録及び再生時に適切な書込み可能化及びメ
モリ選択ラインを選択させ、第１３図に示すメモ
リ回路に接続される出力ライン８０６及び８０６
に信号を与える。 第９図によつて示される回路によつて生ぜしめ
られる他の信号は、EE、試験、プレイ及び記録
モードがなされているということを示すライン１
５３４，１５３６，１５３８及び１５４０に於い
て与えられる。これら信号はメモリ制御回路の他
の部分に与えられる。同様に、ヘツド・スイツチ
制御信号はライン１５４２に与えられ、これは再
生時には高レベルである。同様に、ライン１５４
４の記録電流信号もメモリ制御回路の他の部分に
よつて使用され、記録時には高レベルとなる。ラ
イン５８６は８対24ビツト変換器５０及び５２を
制御するために使用され、記録時には高レベルで
あり、該変換器によりデータをクロツキングする
ため1.6MHz又は3.58MHzのいずれかのクロツク
の選択を制御する。同様に、制御ライン１５４６
は、記録時にエンコーダの86MHz発振器部分をオ
ンにしまた再生時にはそれを無能化するリレーを
制御することによつてエンコーダをオン又はオフ
にするために使用される。この回路は、また、再
生時及びEEモード時に適切なRAM対の出力を選
択するように２対１スイツチ１５２の動作を制御
する信号をライン１５５０に与える。２対１スイ
ツチの切換はライン対ライン速度で生じるため、
記録クロツクと同期されたＨ／２信号はライン１
５２２でＤフリツプフロツプ１５５４に与えられ
る。このフリツプフロツプは記録クロツクと同期
されかつ3.58MHzの記録クロツクと位相コヒーレ
ントであるライン１５５６のＨ速度クロツクによ
つてクロツキングされる。２対１スイツチを制御
するためのライン１５００のＨ／２速度信号は再
生時に使用され、アドレス発生器１８８２（第８
図）によつてライン１５６０に与えられるＨ／２
信号を有しかつモノマルチ１７８０からライン１
５６２によつてクロツキングされるＤフリツプフ
ロツプ１５５８によつて供給される。 記録時にメモリを制御するために、第７図の回
路は第４ｂ図に示されるタイミング図に従つてメ
モリを制御する書込み可能化及びメモリ選択信号
を与え、更に、信号をテープに記録するための変
換ヘツドのための記録電流を制御する信号を与え
る。再生時になされるヘツド切換と異なり、記録
電流が変換ヘツドに与えられ、データをテープに
記録するためそれらを効果的に活性化する。上述
したように、記録電流は第２図に示されるような
数値の順序で８つのヘツドで逐次的に与えられ
る。各ヘツドはテープを横切る１回の通過につき
８つのビデオ・ラインを記録し、２つのヘツドは
常に同時に記録を行なつている。ヘツドはヘツ
ド・ホイールの周囲に等しく隔てられているた
め、ヘツド番号１がテープの途中になると、ヘツ
ド番号２に記録電流が与えられる。ヘツド・ホイ
ールが回転し続けると、記録電流がヘツド１から
除去される時にヘツド３に記録電流が与えられ
る。 第７図に示される回路に於いて、3.58MHzの記
録クロツク周波数の信号が入力ライン２３８に与
えられる。これは、デジタル同期シーケンスの書
込みが始まる前に水平ブランキング期間内で必要
な遅延量に対応する25サイクルのカウンタとして
カウンタ１５７０が働くように、予定の数をロー
ドするロード信号をライン１５７６に与えるよう
に選択回路１５７２及び１５７４で動作するカウ
ンタ１５７０をクロツキングするために使用され
る。４５５カウンタ及びPROM３８０（第１２
図）からのライン３８５の水平同期信号はモノマ
ルチ１５７８に与えられ、これは適切な時点例え
ばブラツキング期間の始めにカウンタをクリアす
る出力をライン１５８０が与えるようにＨ同期信
号を適切に時間決めするモノマルチ１５７８に与
えられる。セレクタ１５７４は最終カウント２５
でフリツプフロツプ１５８４に供給される出力ラ
イン１５８２を有し、これはモノマルチ１５８８
及び１５９０によつて適切に位置決めされるパル
スを出力ライン１５８６に与える。モノマルチ１
５９０はRAM１〜４のうちの適当なものをリセ
ツトするためライン８３０に書込みリセツト・パ
ルスを与える制御論理１５９４を介して送られる
出力ライン１５９２を有している。読出しリセツ
ト・パルスも論理１５９４によつて発生される。
４５５カウンタ及びPROM３８２（第１２図）
はライン３８４に7.5MHz奇数／偶数ライン識別
信号を供給する。この信号は反転されてNAND
ゲート１５７１の１つの入力に与えられる。この
ゲートの第２の入力は上述した25サブキヤリア・
サイクル期間の終了でライン１６１０にセレクタ
１５７４からの出力に応じてＤフリツプフロツプ
１６０８からの活性化信号を受ける。NANDゲ
ート１５７１はその出力１５７３にパルスを与
え、これは一連のモノマルチ１５７５によつて
NANDゲート１５７７及び１５７９のそれぞれ
の１つの入力に与えられる。このNANDゲート
の他の入力はアドレス・カウンタ１６３６からア
ドレス・ライン１６３６によつて供給される。こ
のアドレス・ラインはメモリRAM１及び２が読
出しのために選択されている時には高レベルであ
り、メモリRAM３及び４が読出しのために選択
されている時には低レベルである。従つて、
NANDゲート１５７７及び１５７９は、NAND
ゲート１５７１から受けた1/2Ｈ速度パルスを論
理１５９５（これはそれに応答して読出しリセツ
ト・パルスを読出しのために選択したメモリに与
える。）与えるべくライン１５８１のメモリ選択
信号によつて選択的にゲーテイングされる。 書込み可能化及びメモリ選択信号を与えるため
に、PROM１６００が設けられ、それは４つの
出力ライン１６０２を有し、このそれぞれは、水
平速度クロツクを有するライン１６０６によつて
クロツキングされるＤフリツプフロツプ１６０４
に与えられ、このフリツプフロツプ１６０４の出
力は書込み可能化及びメモリ選択信号を与える。
クロツク・ライン１６０６は3.58MHzクロツクに
よつてクロツキングされるフリツプフロツプ１６
０８から伸びるが、それは水平速度で生じるライ
ン１６１０によつて供給されるＤ入力を有してい
る。記録電流を与えるこの信号はフリツプフロツ
プ１６１６によつてクロツキングされる出力ライ
ン１６１４を有するPROM１６１２によつて発
生され、記録時にライン１５４４によつて活性化
されるNANDゲート１６２４の１つの入力に接
続されたライン１６２２にゲート１６２０により
ゲーテイングされる信号をライン１６１８に与え
る。従つて、これらゲートの出力はライン１６２
６に生じ、このラインは適当な変換ヘツドと関連
した種々の記録電流源まで伸びる。 ROM１６００及び１６１２はアドレス・ライ
ン１６３０、ライン１５５２、EEモード制御ラ
イン１５３４、奇数及び偶数番号のビデオ・ライ
ンに対して交互に低又は、高レベルであるライン
１６３２によつてアドレスされる。ライン１６３
２は第７図の回路の２組のうちの１つに対しては
低レベルである。即ちこれはメモリRAM１及び
RAM３を制御する回路である。他のアドレスは
アドレス・カウンタ１６３６の動作によつて制御
され、このカウンタは、第４ｂ図に示されるタイ
ミング図に従つて適切なメモリ選択、書込み可能
化及び記録電流制御信号を発生するための適切な
情報をアクセスするための信号を出力ライン１６
３０で発生する。アドレス制御器１６３６は５ビ
ツト即ち32サイクルのカウンタであり、これはモ
ノマルチ１６４０の出力によつてライン１６３８
に与えられる信号でクリアされる。モノマルチ１
６４０はサーボ制御回路（第２８図）に接続され
るライン１６４３の信号によつてトリガされる。
この回路はヘツド・ホイールの回転毎にＨ／64の
タコ・リセツト・パルスを与える。ヘツド・ホイ
ールの各回転に対し64ラインのデータがテープに
記録されることが実現される。このヘツド・ホイ
ールとカウンタ１６３６を同期することによつ
て、適切なヘツドに適切な時間で記録電流が与え
られる。 再生時にRAM１〜４の動作を制御するため
に、メモリのこの動作を制御する上で特に有効な
回路が第８及び１０図に示されている。上述した
ように、各ビデオ・ラインの前に加えられるデジ
タル同期シーケンスはメモリに書込まれるべきデ
ータに関してメモリの動作を適切に時間決めする
ために再生時に使用されるID１及びID２番号を
含んでいる。各番号ID１及びID２はサブキヤリ
アの各サイクル内で連続して３度書込まれる。第
１０図の回路は８対24ビツト変換回路５０及び５
２内に含まれる識別番号デコーダによつて解読さ
れるID１及びID２を処理するようになつている。
識別番号は再生時に水平同期位置を決定するた
め、それらが信頼性あるものであることが重要で
あり、識別情報が不良の場合に、これらラインに
対して画像は水平方向に偏移せしめられる。ID
１及びID２信号は複合ドロツプアウト信号と共
にそれぞれライン６３４及び６３６を介してライ
ン６８２に与えられる。複合ドロツプアウトを検
出しなければこれはNANDゲート１６４０及び
１６４２を活性化するため、３つの継続したID
１及びID２パルスはそれぞれのゲートによりラ
イン１６４４及び１６４６にそれぞれゲーテイン
グされる。各ライン１６４４及び１６４６は積分
器１６４８及び１６５０に与えられ、これらは３
つの継続した識別パルスのうちの２つが生じれ
ば、パルスを積分しライン１６５２及び１６５４
に出力を与える。ライン１６５２及び１６５４
は、デコーダによつて再生データから誘導されか
つ第９図に示されるメモリ制御論理及びクロツク
回路によつて再時間決めされたライン１４６８の
1.6MHzクロツクが得られるクロツク・ライン１
６６０によつてクロツキングされるフリツプフロ
ツプ１６５６及び１６５８に与えられる。1.6M
Hzクロツクはデータとコヒーレントにされるべく
再生データから誘導される。従つて識別パルスは
このクロツク信号によつて再びクロツキングさ
れ、ライン１６６２及び１６６４に現われる。ラ
イン１４６８の1.6MHzクロツクはクロツク信号
の調時のため２つのモノマルチ１６６８及び１６
７０に与えられ、モノマルチ１６６８の出力は第
２の再調時モノマルチ１６７２に与えられ、これ
はライン１６７４に1.6MHzのクロツクを与え２
０２カウントのカウンタをクロツキングするため
に与えられる。 積分器１６４８は積分器１６５０の動作と実質
的に同じである。ライン１６４４のID１パルス
はコンデンサ１７０８及び１７１０にそれぞれ接
続される別々の並列路をライン１７０４及びライ
ン１７０６に与えるインバータ１７００及び１７
０２を介して与えられる。上述したように、３つ
の継続したパルスの任意の２つの存在はそれが生
じれば、２つの電圧比較器１７１２及び１７１４
の１つから出力が与えられる。÷２分周器１６７
６はコンデンサ１７０８及び１７１０を交互に放
電するようにライン１６９０及び１６８４のレベ
ルを交互に充電し、それによつて３つのIDパル
スの組の存在の間にコンデンサの１つを充電させ
他は放電せしめられている。次の組のID１パル
スの存在の間、他のコンデンサが充電され、一方
最初のものは放電せしめられる。３つの継続した
ID１パルスの任意の２つが存在するならば、電
圧比較器１７１２及び１７１４の適切なものが
ID１パルスの存在を確認する出力レベルをライ
ン１６５２与える。積分器１６５０はID２パル
スを検出するため同じ態様で動作する。 検出されたID１及びID２パルスを再クロツキ
ングする再クロツキングフリツプフロツプ１６５
６及び１６５８は出力ライン１７２０及び１７２
２を有し、この両者は検出されたID１及びID２
パルスの存在を示す信号をライン１７２６に与え
るNANDゲート１７２４に接続する。この信号
は８対24ビツト変換器及び２対１スイツチ回路５
０及び５２に送られ、これは、不存在の時には、
水平タイミングが不正確でビデオ像を悪化させる
全ラインの水平方向の偏位が生じるということを
識別パルスの検出の不在が指示するという理由の
ため、ドロツプアウト補正器がデータ・ストリー
ムのデータを使用せずに全ラインの情報を挿入す
るようにする信号を回路がパリテイ・チヤンネル
に与えるように指令するという作用を有する。 ライン１７２０及び１７２２は積分器１７３２
に伸び、これは、各チヤンネルからの信号が反転
されているかどうかを検出し、それらが正しい時
に低レベルである信号をライン１４２１に与え
る。このラインは第１図のブロツクに示されるス
イツチ１２８及び１３０の動作を制御する。Ｈ／
２プレイ信号は、モノマルチ１７７６（第８図）
によつてライン１７５０に与えられるＨ速度パル
スによつてトリガされる位置決めモノマルチ１７
４６に接続した出力を有するフリツプフロツプ１
７４４に接続される出力ライン１７４２を有する
モノマルチ１７４０をトリガするアドレス発生器
１８８２（第８図）によつてライン１５６０に与
えられる。モノマルチ１７４６の出力は、第８図
に示される再生メモリ制御回路によつて使用され
るフライホイール・ウインドウ信号をライン１７
５８に与えるゲート１７５６を介してゲーテイン
グされる適切な期間の出力をライン１７５４に与
える他のモノマルチ１７５２に与えられる。モノ
マルチ１７４０の動作は、また、モノマルチ１７
６２をトリガし、再生時に同期シーケンスの生起
を解読するために使用されるデコーダ１３８及び
１４０に与えられるシーケンス・ウインドウ信号
をライン１２７０に与えるフリツプフロツプ１７
６０をクロツキングする。 第８図に示す回路に於いて、それは再生時に
RAM１〜４を作動するメモリ選択及び書込み可
能化信号を発生し、ID１及びID２パルスをメモ
リに供給する。それはまた適切な出力を等化器に
供給するように前置増巾器の出力間でスイツチン
グを行なうヘツド・スイツチング信号を発生す
る。基準3.58MHzクロツク信号は、ライン１７７
７の局基準Ｈ速度信号によつてトリガされるモノ
マルチ１７７６から伸びるライン１７５０の信号
によつてロードされるカウンタ１１７２をクロツ
キングするように使用される入力ライン１９０に
与えられる。カウンタの出力は、ライン８３８の
RAMアドレス回路のための読出しアドレス信号
を与えるようにNANDゲート１７８４及び１７
８６を介してゲーテイングされる出力ライン１７
８２を有するモノマルチ１７８０に供給されるよ
うライン１７７８に生じる。NANDゲート１７
８４は装置がプレイ又は再生動作モードにある時
にライン１５３８を介して活性化され、信号は
RAM１又は３のいずれかに読出しパルスを与え
るようにライン１５２６及び１５３０によつてゲ
ート１７８４及び１７８６を介して交互にゲーテ
イングされる。第８図に示す回路はまた２重にあ
り、この２重の回路はメモリRAM２及び４を制
御する。カウンタ１７７２は、第５ｂ図のタイミ
ング図に従つてデータを読出すためにメモリをそ
の適切な位置に設定するように適切な時間の間ラ
イン１７７８のＨ速度パルスの生起を単に遅延さ
せる。ID１及びID２のパルスはそれぞれライン
１６６４及び１６６２を介してNANDゲート１
７９０及び１７９２に与えられ、これらゲートは
ライン１５３８の信号によつて再生時に活性化さ
れる。回路１７９４は入力ライン１６６４及び１
６６２に存在していたものよりより狭いIDパル
スを与え、これらパルスはライン１７９６及び１
７９８を介して、ゲート１８００，１８０２，１
８０４，１８０６及び１８０８、インバータ１８
１０からなる制御論理に与えられる。ゲート１８
０２〜１８０８の出力は出力パルス８３２及び８
３４に対する識別パルスを与える。NANDゲー
ト１８０２〜１８０８は適当なメモリRAM１又
はRAM３（あるいはRAM２又はRAM４）への
識別パルスを制御するROM１８１６からの出力
のうちの２つであるライン１８１２及び１８１４
の信号によつて活性化される。 第６図のタイミング図に関連して上述したよう
に、記録及び再生時にそれぞれ202個の24ビツト
語及び27ビツト語がメモリに書込まれ、そして読
出され、更に202サイクル分は190サイクル分の有
効ビデオ情報と12サイクル分のデジタル同期シー
ケンスとを表わす。データを再生時にメモリに書
込む際に、1.6MHzのクロツクを使用する。この
クロツクは第８図の回路に第１０図のメモリ制御
回路から伸びるライン１６７４を介して与えら
れ、202サイクル・カウンタとして働く÷202分周
器１８２０をクロツキングするために使用され
る。201の最終カウント（０〜201は202サイクル
に等しい）で、この分周器からの４つの出力ライ
ン１８２２は番号201デコーダ１８２４に与えら
れ、これは1.6MHzのクロツクを使用してクロツ
キングされるフリツプフロツプ１８２８にライン
１８２６での信号を与える。フリツプフロツプ１
８２８の出力はライン１８３２を介して他のフリ
ツプフロツプ１８３０に与えられかつライン１８
３４でのその出力はNANDゲート１８３６に
接続され、その別の入力はフリツプフロツプ１８
２８からライン１８３８によつて与えられる。ゲ
ート１８３６はカウンタ１８２０をクリアするク
リア・パルスをライン１８４０に生じさせる。
ID１信号の存在によりカウンタ１８２０はライ
ン１８４２を介し数９でロードされ、ID２信号
の存在によりカウンタはライン１８４４を介し数
11でロードされる。これは再生時にメモリにデジ
タル同期シーケンスを書込むことを無視する効果
を有する。最早これ以上の処理は必要なく、ID
パルスは存在するデータに202カウンタを同期す
るためである。しかしながら、IDパルスが欠除
している場合、202カウンタはその202サイクルを
走りつづけ、このカウンタの出力ラインのうちの
２つはモノマルチ１８４６及び１８４８に与えら
れる。これらはNANDゲート１８５０に接続さ
れた出力を有する。NANDゲート１８５０は数
８を解読し、ライン１７５８のフライホイール・
ウインドウ信号がその時に存在するならばフリツ
プフロツプ１８５４を介してゲーテイングされる
信号をライン１８５２に与える。その場合、信号
がライン１８５６に与えられ、これはライン１５
３８が高レベルである限り他のフリツプフロツプ
を介してクロツキングされる。これは装置が再生
モードにある時に生じる。フリツプフロツプ１８
５８の出力での信号はNANDゲート１８００に
伸びるライン１８６２にフライホイールID１信
号を与えるようにゲート１８６０を通過する。こ
のID１信号はメモリに与えられる。これは、オ
フテープ情報に存在しない場合ID１に満す作用
を有する。 ROM１８１６は出力ライン１８６４，１８６
６，１８１２及び１８１４を有し、これら４つの
出力ラインは再生時にメモリを制御するために使
用されるメモリ選択及び書込み可能化信号をライ
ン１５２６，１５１６，１５３０，１５２０に与
えるようにＨ速度でＤフリツプフロツプ１８６８
によりクロツキングされる。他のROM１８７０
が設けられており、この出力ライン１８７２はＤ
フリツプフロツプ１８７４でクロツキングされて
ライン１８７６に与えられ、これは装置が再生モ
ードにある時にライン１５４２によつて活性化さ
れるNANDゲート１８７４の１つの入力に伸び
る。信号は、次いで、適切な等化器に前置増巾器
の出力を切換るため出力ライン９７４及び９７６
にゲーテイングされる。ROM１８１６及び１８
７０のアドレツシングはアドレス・ライン１８８
０によつてなされ、これはライン１４６０と共に
これらROMの情報をアクセスする。ライン１８
８０のアドレス信号は、カウンタ１７７２からの
ライン１８８６によつてＨ速度でクロツキングさ
れかつNANDゲート１８９０の出力であるライ
ン１８８８の信号によつてクリアされる64サイク
ル・カウンタであるアドレス発生器１８８２によ
つて与えられる。ライン１６４２の記録／再生制
御信号はサーボ制御回路から与えられ、かつヘツ
ド・ホイールの各回転に対しあるいは64ライン速
度で単一パルスとして生じる。サーボ制御回路
（第２８図）によつて与えられるライン１６４３
の信号は、再生時に活性化されかつゲート１８９
０に伸びるライン１８９４に信号を与えるゲート
１８９２に与えられる。それはアドレス・カウン
タをヘツド・ホイールの回転に同期する作用を有
し、適切なヘツド・スイツチングが動作時に生じ
るようにする。アドレス・ライン１８８０の１つ
はＨ／２プレイ信号を与え、特にライン１５６０
として識別される。 再生時に、メモリから読出されるデータは２対
１スイツチ１５２に与えられ、この一部が第２１
図に詳細に示されている。ライン１５０及び１５
４は２対１スイツチ１５２に与えられ、もし偶数
のラインが出力ライン１５６に与えられる場合に
は、制御ライン（第９図からの）は高レベルとな
り、これによりライン１５４からの信号が選択さ
れる。ライン１５５０の信号が低レベルであれ
ば、スイツチはライン１５０からの信号を選択す
る。図から明らかなように、総計27ラインのうち
の８本だけが特に図示されている。 全体の方式に対して第１図のブロツク図に関連
して記載されたドロツプアウト補償器１６０の１
つの特定の実施例が第２３図に示されている。こ
れはドロツプアウト補償器１６０及びその下流の
２対１データ選択スイツチ１６２と共に示してい
る。第２３図に示されるように、ライン１５６の
24ビツト並列データはメモリ１９００及び２１／２ サイクル（3.58MHzの）遅延回路１９０２とに与
えられ、後者の回路はメモリ１９００の動作に固
有である内部遅延を補償するための目的でライン
１９０４に関し、２対１スイツチ１６２へのデー
タの附与を遅延する。ドロツプアウトの存在を示
す情報は３つの並列ライン１５６を介して同様の
２１／２サイクル遅延回路１９０６及び選択制御回 路１９０８に与えられる。制御回路１９０８はラ
イン１９０４で受けたビデオ・データ期間あるい
はライン１９１０に生じるメモリ１９００の出力
のいずれかを選択するように作動可能である。選
択制御回路１９０８はライン１９０９を介して２
対１スイツチ１６２を制御し、ドロツプアウト又
はパリテイ・エラーが生じた時にメモリ１９００
からのデータを通過させ、ドロツプアウトが指示
されるデータより262ライン又はその倍数のライ
ンだけ前に生じたデータを与え、エラーのある有
効ビデオ・データが２対１スイツチ１６２を介し
て出力ライン１９１１に通らないようにする。出
力ライン１９１１は出力データを適切に位置決め
する出力モノマルチ１９１６によつて与えられる
ライン１９１４の3.58MHzのクロツク信号によつ
てクロツキングされるラツチ１９１２に与えられ
る。このクロツク信号はライン１９１８から与え
られ、これはライン１９２２の3.58MHzのクロツ
ク信号を適切に位置決めするモノマルチ１９２０
によつて与えられる。該クロツク信号はサブキヤ
リアと同期せしめられ、クロツク発生回路１９６
によつて与えられる。遅延回路１９０６の出力は
２対１スイツチに適切な指令を与える目的のため
選択制御回路１９０８に伸びるライン１９２４に
与えられる。選択制御回路１９０８はメモリ１９
００に伸びる出力ライン１９２６を有し、ドロツ
プアウト又はパリテイ・エラーが存在する時に不
良のデータが書込まれないようにする。ライン１
９２４はライン１９１４の3.58MHzのクロツク
信号によつてクロツキングされるラツチ１９２８
に与えられ、図示される他の回路に対して使用さ
れてもよい出力をライン１９３０に与える。 ドロツプアウト補償器は、メモリ１９００に記
憶されているデータが非欠除データのみを表わし
従つて非欠除データのみが容易に読出されること
ができ出力ライン１６６に与えられるような点で
再循環補償器の長所を有している。動作時に、ド
ロツプアウト又はパリテイ・エラーが検出された
ら、メモリはその時に欠陥データを書込まないよ
うにする。他のドロツプアウト又はパリテイ・エ
ラーが262ライン後に生じたら、メモリの書込み
は再度禁止され、524ライン前に即ち262ラインの
倍数のライン前に生じて書込まれたデータを読
む。書込みが禁止された位置に対応するメモリア
ドレス位置に対して非欠陥データが存在するや否
や、それは勿論メモリ１９００に書込まれる。 ２１／２サイクル遅延回路１９０２及び１９０６ は、ビデオ・データを読出し次いで直にデータを
書込む特定のメモリ回路１９００によつて与えら
れる２１／２サイクルの固有の遅延を補償する。メ モリの動作時に、データの書込みを禁止するドロ
ツプアウトが生じても読出しは連続して生じる。
ドロツプアウトの存在時に書込みが禁止されて
も、メモリ１９００は禁止した書込みサイクルの
後に読出しが生じるように動作する。メモリ１９
００からの読出しは任意の書込み動作の２１／２サ イクル後に生じる。これは２１／２サイクルの遅延 がビデオ・データを含むデータ・ライン１５６に
あるという理由のためである。選択制御回路１９
０８は、ドロツプアウト補償器のメモリ制御器か
らの操作者制御フイールド・バイパス・ライン１
９３２が有効であると共に、ドロツプアウト補償
器メモリ制御器からのスイツチ禁止ライン１９３
４が有効である時にメモリの書込みを禁止するよ
うになつている。スイツチ禁止ラインは垂直ブラ
ンキング期間の間及び水平ブランキング期間の間
は有効ビデオ情報はないためドロツプアウト補償
器メモリへの書込みを禁止し、これによりメモリ
の容量を減じることは可能となる。ドロツプアウ
ト補償器は、有効ビデオ・データが欠除している
か又は不正確である場合に前のフイールドからの
データを挿入するように意図される。補償器の目
的はビデオ像を補正することにあり、水平及び垂
直同期信号に関連する目的はない。従つて、スイ
ツチ禁止ライン１９３４は水平及び垂直期間の間
メモリ１９００への書込みを無能化する。 第２３図のブロツクの動作をなすために使用で
きる特定の回路は第２４図に示されるタイミング
図に関連して第２６ａ，２６ｂ，２７ａ，２７ｂ
図に示されている。図示の回路は第２５ａ，２５
ｂ図に示されたドロツプアウト補償メモリ制御回
路から種々の制御信号入力を受け、これは以下に
詳記される。最初に第２７ａ及び２７ｂに図示さ
れるデータ・スイツチング部分に於いて、24ビデ
オ・データ・ライン１５６は、各シフトレジスタ
の出力がライン１９０４を２対１スイツチ１６２
に与えられる状態で、単一パツケージの形でかつ
シフトレジスタとして働く各ラインに対して４つ
のフリツプフロツプからなる２１／２サイクル遅延 回路１９０２に与えられる。同様に、メモリから
の24データ・ライン１９１０は図示した２対１ス
イツチ１６２に直接与えられる。第２７ｂ図に於
いて、スイツチ禁止ライン１９３４は２対１スイ
ツチ１６２の動作を制御するため出力ライン１９
０９を有するANDゲート１９４０に与えられる。
同様に、操作者制御フイールド・バイパス・ライ
ン１９３２はANDゲート１９４０に伸びるライ
ン１９４８にインバータ１９４６を介して接続し
た出力ライン１９４４を有するANDゲート１９
４２に与えられる。サーボ（第２８図）からのフ
レーミング・ライン１９５０はANDゲート１９
４２に接続し、サーボ系がテープを適切にフレー
ミングにしようとしている時及び磁気変換ヘツド
が有効ビデオ時にトラツクと交差している時にド
ロツプアウト補償器からのデータの挿入を禁止す
る。ライン１９０９が低レベルの時に、ライン１
９１０からのデータは２対１スイツチ１６２によ
つて選択され、高レベルの時はライン１９０４か
らのデータが選択される。 次に、ドロツプアウト補償器に関連したRAM
に於いて、第２３図のブロツク図に示される特定
の実施例は特に262ライン遅延を表わし、そこで
使用されうるメモリの一実施例は第２６ａ，２６
ｂに示されている。第２６ａ及び２６ｂ図に示さ
れるメモリを作動するための回路は第２５ａ，２
５ｂ図に示されている。図示された特定のメモリ
は代表的なもので、高速動作でかつより大容の他
のメモリ装置に代えてもよい。第２６ａ，２６ｂ
図に示されたメモリに於いて、72個の別々の集積
回路を使用し、それぞれは4096ビツトの容量を持
ち、現在では極めて大きな容量を持つ集積回路を
入手可能である。メモリ１９００は全容量が約
295000ビツトであり、第２６ａ及び２６ｂ図はそ
のたかだか1/4を示したものにしかすぎない。デ
ータ語はラツチに逐次的に与えられ、次いで４語
の群をなしてメモリに与えられる。 より詳細には第２６ａ及び２６ｂ図に示された
回路に関し、６つの24データ・ライン１５６はメ
モリ１９００による後続の処理に対してデータを
ラツチするように働くフリツプフロツプからなる
４つのICのラツチ１９５６に与えられる。デー
タ・セレクタ１９５８は２バイト選択ライン１９
６０及びライン１９６２のデータ入力ストローブ
信号で制御される適切な時点でラツチ１９５６の
適当なものへのデータのラツチングを制御するよ
うになつている。２バイト選択ライン１９６０は
セレクタ１９５８を制御し、データをラツチ１９
５６の１つにストローブ操作するために４つの入
力ライン１９６４の１つが選択的に作動せしめら
れる。動作時に、ライン１５６のデータは、
3.58MHzのデータ速度で生じ、バイト選択制御ラ
イン１９６０は４つの継続した語に対しデータの
６ビツトを４つのラツチ１９５６に逐次的にラツ
チング操作するように3.58MHzの速度で附勢さ
れ、3.58MHzのクロツクの４サイクルの後にメモ
リ１９００への引続く書込みのため24ビツトがラ
ツチ１９５６にロードされる。図示されるよう
に、メモリ１９００は72個の個々のIC１９６６
よりなり、それぞれは4096ビツトのRAMを与
え、72個のICは図示のように垂直列に24個のIC
の３つの群に並べられている。ラツチ１９５６の
それぞれからのライン１９６８のような出力ライ
ンのそれぞれはメモリ１９６６の３つに伸び、ど
の群が附勢されるかによりライン１９６８のデー
タは３つのそれぞれの群のメモリ１９６６のいず
れか１つに選択的に書込まれる。同様に、個々の
メモリからの出力ライン１９７０は相互接続さ
れ、第２６ｂ図のそれぞれの出力ラツチ１９７２
に伸びる。従つて、どの群のメモリ１９６６が読
出されるかにより、読出されたデータは、データ
出力ストローブ・ライン１９７４の信号が真の時
にラツチ１９７２にラツチング操作されるライン
１９７０に生じる。ラツチ１９７２の出力は、４
つのライン１９７６の１つからのデータを対応す
る出力ライン１９１０に与えるために出力バイト
選択ライン１９８０によつて制御される４対１デ
ータ・セレクタ・スイツチ１９７８に伸びるライ
ン１９７６に生じる。出力バイト選択ライン１９
８０は3.58MHzの速度でスイツチングされるた
め、６つの出力ライン１９１０は、メモリによる
実際の処理が入出力データ速度の1/4である速度
で生じても、データがライン１５６の入力で与え
られたと同じ速度でデータを与える。 個々のRAM１９６６のそれぞれは６つのアド
レス・ライン１９８６、書込み可能化ライン１９
８８、群選択ライン１９９０、列アドレス・スト
ローブ・ライン１９９２、行アドレス・ストロー
ブ・ライン１９９４を有する。アドレスはアドレ
ス・ライン１９８６に２つの段階で与えられる。
即ち、列アドレス信号は６つのアドレス・ライン
に与えられ、その後に同じラインに行アドレス信
号が与えられる。列アドレス・ストローブ１９９
２が与えられると列がアドレスされ、行アドレ
ス・ストローブ信号が行１９９４に与えられると
行がアドレスされる。従つて、群１，２又は３の
メモリ１９６６は適切な群に対する群選択ライン
１９９０が真であると書込み又は読出しがなされ
る。メモリ１９６６を制御する回路が図示されて
いる。群選択ライン１９６６は３つの出力ライン
２０００を有するセレクタ回路１９９８に与えら
れ、ライン２０００の任意の１つはメモリ１９６
６の群の１つを選択するため１度で有効となる。
ライン２０００はNANDゲート２００２の１つ
の入力を供給し、その他の入力はライン２００４
によつて与えられる。これらラインはそれぞれの
群のメモリの再クリアをそれぞれ制御し、ゲート
２００２の出力はNANDゲート２００６に与え
られ、その他の入力は読出しアドレス・ストロー
ブ信号を有するライン２００８によつて供給され
る。ゲート２００６の出力は１度にただ１つの群
に対して生ずる列アドレス・ストローブ信号をラ
イン２０１０に与える。ライン２０１２の行アド
レス・ストローブ信号は各群に対して同時に生じ
る行アドレス・ストローブ信号をライン２０１４
に与える。同様に、ライン２０１６の書込み可能
化命令はメモリの各群に与えられる書込み可能化
命令をライン２０１８に与える。メモリの内部回
路が動作する態様のため、メモリのただ１群のみ
が選択されるように列アドレス・ストローブ信号
は選択的に与えられる必要がある。１つの群が列
アドレス・ストローブ信号を受けた後には非選択
群に対する列アドレス・ストローブ及び書込み可
能化命令が無効になる。第２６ｂ図に於いて、ア
ドレス・ライン２０２０はメモリ１９６６の３つ
の群に伸びるライン２０２０，２０２４及び２０
２６にアドレス信号を同時に与えるように接続さ
れる。 第２４（２）図に於いて、語１〜４が特に図示
されており、１９６の24ビツト語が各ラインに存
在する。これら語はメモリ１９００によつて多重
化され、ライン当り196語が49メモリ・サイクル
を使用してメモリに書込まれる。即ち、データは
3.58MHzの1/4の速度で96ビツト語を使用してメ
モリに書込まれかつメモリから読出される。第２
４図のタイミング図は４語の群がメモリによつて
処理される態様を示す。入力バイト選択信号は第
２４（３）及び２４（４）図で示され、これらは
語を適切なラツチ１９５６（第２６ａ図）で多重
化するための２ビツト２進コードを共に発生す
る。第２４（１３），２４（１４）図は情報を４
対１スイツチ１９７８（第２６ｂ図）から読出す
ための出力バイト選択信号を示す。メモリIC１
９６６に対するアドレスは同じアドレス・ライン
で行アドレスに先行する６ビツト・アドレス語を
使用して列をアドレスすることによつて選択され
る。第２４（７）図は第２４（８）図で行アドレ
ス・ストローブに先行する列アドレス・ストロー
ブを示す。第２４（７）〜２４（１１）図に示さ
れるタイミングは＋１秒であり、メモリがそのタ
イミング能力内で動作し有効な情報を作ることが
できる基本許容を表わす。CASパルスの終りは
読出しサイクルを開始させ、データは第２４（１
１）図に示すようにCASパルスの終りの165＋１
秒内で有効である。次いで、次の出力データ・ス
トローブ（第２４（１２）図）の生起はメモリか
らのデータをラツチし、図示のように語１の開始
からの時間期間がメモリに書込まれ、メモリから
読出され得る第１の機会は図面の下に示されてい
るように２１／２遅延を表わす。第２４（７）及び ２４（８）図から明らかなように、アドレスは４
語の期間の間維持され、読出しが生じた後、書込
みは第２４（１０）図に示されるように書込み可
能化パルスの生起によつて示され、これはラツチ
１９５６に第４の語がラツチされた後に生じる。
ドロツプアウトが４語の任意の１つの存在の間に
生じれば、書込みが禁止され、メモリへのデータ
は更新されない。 上述したように、20ラインの垂直期間の間のデ
ータは、ビデオ・データ期間を形成する242ライ
ンがテレビジヨン・フイールドを形成する全
262.5ラインとは異なつてメモリに書込まれる。
中心決め許容を与えるため垂直期間の各終りに４
ラインを与えることによつて、250ラインの容量
は262ラインの実際の遅延を与えることが要求さ
れるだけでよい。従つて、書込みがなされる時
に、フイールドのライン１７までメモリは禁止さ
れ、その時間でメモリは活性化され、次いで250
ラインがメモリに書込まれる。１３の附加的なラ
インの間に禁止され、その時にフレームの第２の
フイールドがライン２７９で開始されメモリに書
込まれる。メモリは、それが最初のフイールドの
奇数ラインでオンにされたならば、後続するフイ
ールドに対し奇数ラインでオンである。従つて、
第１のフイールドのライン１７が書込まれるべき
第１のラインであると、第２のフイールドの書込
みライン２７９は維持されるべきサブキヤリアの
適切な位相に対し順に必要であるこの要件に沿
う。 第２５ａ図に於いて、局基準垂直信号は位置決
めモノマルチ２０３２の入力に接続したライン２
０３０に与えられ、その出力はモノマルチ２０３
８及びNANDゲート２０４０の入力にライン２
０３６を介して接続した他のモノマルチ２０３４
の入力に接続する。NAND２０４０の他の入力
はデジタル同期シーケンス・アダー回路４０から
のライン３７２のフレーム信号によつて供給され
る。ライン３７２はモノマルチ２０３８により供
給される入力ライン２０４６として有している
NANDゲート２０４４に接続される。ゲート２
０４０及び２０４４の出力はゲート２０４６の２
つの入力にそれぞれ接続され、このゲートは各フ
イールドの第１のフイールドで生じる単一のパル
スをライン２０４８で生じる。このパルスは後述
する他の回路によつて使用されるフイールド開始
シーケンスを開始するように使用される。サブキ
ヤリアと同期した基準水平同期パルスはライン２
０５０に与えられ、これはカスケード接続したモ
ノマルチ２０５２，２０５４によつて適切に位置
決めされ、モノマルチ２０５４の出力ライン２０
５６はサブキヤリアの約４〜５サイクルの予定の
遅延を与えるように動作するカウンタ２０５８に
伸びる。遅延したパルスはライン２０６０に生
じ、かつカスケード接続したモノマルチ２０６
２，２０６４に与えられ、モノマルチ２０６２は
遅延したパルスを適切に位置決めし、一方マルチ
２０６４は140＋１秒のパルス巾を有するパルス
を与える。モノマルチ２０６４の出力ライン２０
６８はゲート２０６６に接続されるためライン２
０４８で生じた単一のパルスは水平同期と適切な
位相関係で通り、ライン２０７０にフイールド開
始信号をライン２０７２に開始信号を生じさせ
る。 ライン２０７０のフイールド始動信号はメモリ
回路１９００をアドレスするアドレスカウンタを
クリアする。ライン２０７３の基準3.58MHzクロ
ツクはゲート２０７４によりゲーテイングされ、
カウンタ２０５８によつて使用されるようにライ
ン２０７６にクロツク信号を与え、これはモノマ
ルチ２０７８に入力として与えられ、クロツクの
位相を位置決めすると共にライン２０８０及び２
０８２に3.58MHzの再位相決めしたクロツク信号
を与える。ライン２０８０は÷４カウンタとして
働くように接続されライン１９６０に入力バイト
選択信号を与える１対のフリツプフロツプ２０８
４に与えられる。フリツプフロツプ２０８４は、
49カウント毎に即ちライン毎のビデオ期間部分の
開始で語カウンタを同期するようにライン２０７
２によつてリセツトされる。フリツプフロツプ２
０８４の出力ラインはNANDゲート２０８６及
び２０８８で解読され、メモリによつてなされる
読出し及び書込み動作に対する主クロツキングよ
りなる信号をライン２０９０，２０９２に生じさ
せる。ライン２０９０の信号は４語シーケンスの
第１の語で生じるパルスよりなり、ライン２０９
２の信号は書込みクロツクよりなり、４語シーケ
ンス毎の第４の語で生じる。モノマルチ２０７８
からの出力ライン２０８２は入力ストローブを適
切に位置決めするように使用されるモノマルチ２
０９４をトリガするために使用され、出力ライン
２０９６はライン１９６２にデータ入力ストロー
ブ信号を与えるゲート２１０２に伸びるライン２
１００に60秒の出力パルスを与えるモノマルチ２
０９８をトリガする。同様に、モノマルチ２０９
４の出力ライン２１０６は出力ストローブ信号
を適切に位置決めするモノマルチ２１０８に伸
び、出力ライン２１１０は出力バイト選択信号を
発生するための出力ライン１９８０を有するフリ
ツプフロツプ２１１６及び２１１８をクロツキン
グする60＋１秒のパルスをライン２１１４に与え
るモノマルチ２１１２をトリガする。ライン２１
１４はNANDゲート２１２０に伸び、これはフ
リツプフロツプ２０８４からの出力と共にライン
１９７４に出力ストローブ信号を作る。 ライン２０７２のライン始動信号は49カウン
ト・カウンタ２１１２にも与えられ、これをロー
ドする。カウンタ２１２２はゲート２０８８が活
性化された時に第４の語毎にパルスを有するライ
ン２０９２によつてクロツキングされる。49カウ
ント・メモリ・カウンタ２１２２が最終カウント
に達すると、ライン２１２４の信号は、次のテレ
ビジヨン・ラインのビデオ期間部分を受けるまで
ゲート２０８６及びゲート２０８８を無能化す
る。ライン２１２４の信号はフリツプフロツプ２
１３０に伸びる出力ライン２１２８を有する250
ライン・カウンタ２１２６をクロツキングする。
フリツプフロツプ２１３０は出力ライン２１３
２，２１３４を有し、この前者はゲート２１３６
の１つの入力に伸び、その別の入力は出力ストロ
ーブ・ライン１９７４によつてクロツキングされ
るフリツプフロツプ２１４０からのライン２１３
８によつて与えられる。ライン２１３８の信号は
ライン・ブランキングを与え一方ライン２１３２
の信号は12又は13ラインの一方のフイールド・ブ
ランキングを与える。ゲート２１３６の出力はラ
イン２１４２に与えられ、これは反転されライン
１９３４（第２７ｂ図）にスイツチ禁止信号を与
える。 ドロツプアウトが検出されかつドロツプアウト
指令信号がフリツプフロツプ２１４４に伸びるラ
イン１９２６に発生されたら、ライン１９７４の
3.58MHzの出力ストローブ信号はライン１９２６
のドロツプアウト指令信号をフリツプフロツプ２
１４４を介してライン２１４６に対してクロツキ
ングする。通過したドロツプアウト指令信号はフ
リツプフロツプ２１４８をクリアし、その出力ラ
イン２１５０はゲート２１５８を無能化し書込み
可能化信号がライン２０１６に与えられないよう
にするドロツプアウト無能化信号をライン２１５
６に与えるためにゲート２１５２，２１５４によ
りゲーテイングされる信号を有する。従つて、４
語のうちの任意の１つにドロツプアウトが生じる
と、書込み可能化は与えられず、これは不良なデ
ータがメモリに書込まれないようにする。第４の
語毎に生じるライン２０９０の信号は信号を適切
に位置決めするモノマルチ２１６０をトリガし、
その出力は他のモノマルチ２１６２に接続され、
マルチ２１６２はライン２１６４に150＋１秒の
パルスを与える。モノマルチ２１６２出力ライ
ン２１６６はフリツプフロツプ２１６８をクロツ
クするようにかつフリツプフロツプ２１７０のク
リア入力に与えられる。ドロツプアウト禁止信号
がライン２１５６に存在しなければ、ライン２１
６４の信号はゲート２１５８によりゲーテイング
されかつ第４の語が入力ラツチ１９５６に書込ま
れた後の適切な時間に書込み可能化信号をライン
２０１６に生じさせる。ライン２０９０はモノマ
ルチ２１７４に与えられ、これをトリガしてライ
ン２１７６にRAS始動を与える。これはライン
２００８にRASパルスを与えるフリツプフロツ
プ２１７８をクロツキングする。出力ライン２１
７６はモノマルチ２１８０をトリガし、これはラ
イン２０１２にCASパルスを生じさせるフリツ
プフロツプ２１８４をクロツキングする出力ライ
ン２１８２を有する。ライン２１７６は２対１ス
イツチを含む１対の２対1IC２１９０に対し選択
ラインであるライン２１８８を介し６つの入力の
１組から６つの入力の他の組にアドレスを変化す
るようにフリツプフロツプ２１７０をクロツキン
グする出力を有するモノマルチ２１８６をトリガ
する。スイツチはメモリチツプ１９６６のアドレ
ス入力に接続される６つの出力ライン２０２０を
有する。アドレスは２対１スイツチ２１９０に接
続した12出力ライン２１９４を有するアドレス発
生器２１９２によつて与えられ、このアドレス発
生器２１９２は第２４図に関連して記載された態
様で部分化された第４の語毎のライン２１６４に
よつてクロツキングされる。 アドレス発生器２１９２からのライン２１９６
は上記したようにメモリの列の適切な群を選択す
るためのブロツク選択信号をライン１９９６に発
生するフリツプフロツプ２２００と共に働くフリ
ツプフロツプ２１９８のクロツク入力に与えられ
る。ライン２０７０のフイールド開始信号は各フ
イールドの始めでアドレス発生器２１９２、フリ
ツプフロツプ２１９８，２２００をクリアする。 第２８図はキヤプスタン・サーボ・ループ３０
２０、ヘツド・ホイール・サーボ・ループ３０２
２を示す。３０２４はヘツド・ホイール・タコパ
ルス、３０２６は246KHz（NTSC方式）のオ
フ・テープ制御トラツクパルスを受ける端子、３
０２８は位相比較器を示す。３０３０は差動増巾
器、３０３２はフレーム／再生バイアス・スイツ
チ、３０３４は固定フレーム・バイアス源、３０
３６は基準電圧、３０４０はVCO，３０４２は
記録／再生スイツチ（記録側にある）、３０４４
はＨ／64基準信号通路、３０６６は水平基準信号
入力、３０４６は垂直パルス・デコーダ、３０５
０はキヤプスタン一致ゲート、３０５２ヘツド・
ホイール一致ゲート、３０６２位相検出回路、３
０６６水平基準同期信号、３０５４フレーム基準
同期信号、3068÷64分周器を示す。３０４８は第
１図のライン６３４，６３６に対応する。 次に示す表は実施例の装置で使用されたROM
のプログラミングを示す。ROMは４つの出力ラ
インを有し、出力コードは16進フオーマツトとな
つている。

【表】

【表】

【表】

【表】 【図面の簡単な説明】

第１図は本発明を実施しているデジタル記録及
び再生装置のシステム・ブロツク図、第２図は回
転ヘツド・ホイールの略図、第３図は磁気テープ
部分の説明図、第４及び５図は第１図の装置の作
動に於けるタイミング・シーケンス図、第６図は
カラー・テレビジヨン信号のラインに関連して挿
入されたデジタル同期情報を示す図、第７，８，
９，１０，１１，１２，１３，１４，１５，１
６，１７，１８，１９，２０，２１，２３，２
５，２６，２７，２８図は第１図の装置に関連し
て使用される要素の回路図、第１６ｃ（１），（２）
図はデータ・ストリーム記録波形を示す図、第２
２図はカラー・サブキヤリアとサンプリングの関
係を示す図、第２４図はドロツプアウト補償器の
動作のタイミング・シーケンス図を示す。

Claims (1)

1. 【特許請求の範囲】 １ ビデオ・データ部分と水平ブランキング期間
   とを含むライン期間を有するデジタル・テレビジ
   ヨン信号を処理し、データ伝送チヤンネルを介し
   て伝送するためにこの処理済テレビジヨン信号を
   該伝送チヤンネルに結合する装置において、 (イ) 上記伝送チヤンネルを介して伝送される各水
   平ブランキング期間の代わりに上記各ライン期
   間のビデオ・データ部分に先行する部分に水平
   ブランキング期間の時間長よりも短い時間長を
   有するデジタル同期情報を挿入し、挿入された
   デジタル同期情報とビデオ・データ部分とが処
   理済テレビジヨン信号を形成するようにしたデ
   ジタル同期情報挿入手段、及び (ロ) 上記処理済テレビジヨン信号を伝送のため上
   記デ−タ伝送チヤンネルに結合する結合手段、
   よりなるデジタル・テレビジヨン信号処理装
   置。 ２ 結合手段は、（）処理済テレビジヨン信号
   を受け取る入力端子と前記デ−タ伝送チヤンネル
   への出力端子とを有するメモリ手段と、（）前
   記メモリ手段へ結合され、ライン期間中のデジタ
   ル同期情報の生起に対応した時間に、前記入力端
   子に受けた処理済テレビジヨン信号の各ラインの
   前記メモリ手段への書き込みを開始させ且つ第１
   の速度で前記メモリ手段に書き込ませる第１制御
   手段と、（）前記メモリ手段に結合されて該メ
   モリ手段から前記記録された処理済テレビジヨン
   信号の前記出力端子への読み出しを、前記第１の
   速度よりも前記処理済テレビジヨン信号のライン
   期間の長さと前記デジタル同期情報及びビデオ・
   データ部分の長さとの差に比例した値だけ遅い第
   ２の速度で行なわせる第２制御手段とよりなつて
   いる、前記第１項記載の処理装置。 ３ デ−タ伝送チヤンネルは、Ｎ個の信号チヤン
   ネルと、前記信号チヤンネルを介して伝送された
   処理済テレビジヨン信号を記録する記録手段とよ
   りなり、前記記録手段は記録媒体と関連して回転
   する複数個の信号変換器を有し、それにより前記
   複数個の信号変換器の中の少なくともＮ個の信号
   変換器は、前記複数個の信号変換器の回転中常に
   前記記録媒体と関連しており、又前記各Ｎ個の信
   号チヤンネルは前記記録媒体に関連しているＮ個
   の信号変換器の一つに結合されるようになつてお
   り、 第２の速度は第１の速度の１／Ｎよりも前記テ
   レビジヨン信号のライン期間の長さと前記デジタ
   ル同期情報及びビデオ・データ部分の長さとの差
   とに比例した値だけ遅い、 前記第２項記載の処理装置。 ４ 処理装置は、データ伝送モードと、データ受
   信モードとを有し、 第１制御手段はデータ伝送モードに応じてメモ
   リ手段の入力端子をデジタル同期情報挿入手段に
   結合して、処理済テレビジヨン信号のライン期間
   中のデジタル同期情報の生起に対応した時間に、
   前記入力端子に受けた処理済テレビジヨン信号の
   各ラインの前記メモリ手段への書き込みを開始さ
   せ前記メモリ手段に書き込ませるように作動し、 前記第１制御手段はデータ受信モードに応答し
   て前記メモリ手段の入力端子をデータ伝送チヤン
   ネルに結合して、受信した処理済テレビジヨン信
   号のライン期間中のデジタル同期情報の生起に対
   応した時間に、前記入力端子に受けた処理済テレ
   ビジヨン信号の各ラインの前記メモリ手段への書
   き込みを開始させ前記メモリ手段に書き込ませる
   ように作動し、 第２制御手段はデータ伝送モードに応じて前記
   メモリ手段の出力端子を前記メモリ手段に結合し
   てそこに記憶された処理済テレビジヨン信号を前
   記データ伝送チヤンネルに読み出すように作動
   し、 前記第２制御手段はデータ受信モードに応答し
   て前記メモリ手段の出力端子をデータ伝送チヤン
   ネルに結合して、基準タイミング信号に応じて処
   理済テレビジヨン信号を前記メモリ手段からデー
   タ利用手段へ読み出させるように作動するもので
   ある、前記第３項記載の処理装置。 ５ カラーテレビジヨンアナログ信号を処理して
   これを複数個の変換器を有する回転手段を利用し
   て記録媒体に記録し、又記録された処理済テレビ
   ジヨン信号を記録媒体から前記カラーテレビジヨ
   ンアナログ信号を再生する装置において、 (イ) カラーバーストを含む水平ブランキング期間
   とカラー副キヤリアを含むビデオ信号とを有す
   る前記カラーテレビジヨンアナログ信号から各
   水平ライン期間における水平ブランキング期間
   中の情報を除去する手段、 (ロ) 水平ブランキング期間の情報を除去した前記
   アナログ信号をＡ／Ｄ変換して情報を除去した
   水平ブランキング期間とデジタルサンプルとを
   有するデジタル化した水平ライン期間に変換す
   る手段、 (ハ) 前記各水平ライン期間の前記水平ブランキン
   グのうちの前記デジタルサンプルに先行する一
   部期間に、前記水平ライン期間が位置している
   少なくともフイールドと前記カラー副キヤリア
   ーを識別するデータと前記カラー副キヤリアに
   関連するタイミング情報を与えるデータとを含
   む同期データであつて、前記水平ブランキング
   期間よりも短い期間を有する同期データを挿入
   する手段、 (ニ) 前記デジタルサンプル及び前記同期データを
   受けて第１の速度で記憶するデジタルメモリ手
   段であつて、記憶した前記デジタルサンプル及
   び前記同期データを前記第１の速度より遅い第
   ２の速度で２つ以上の別個のチヤンネルに読み
   出すようになつているデジタルメモリ手段、 (ホ) 前記読み出したデジタルサンプル及び同期デ
   ータを前記記録媒体へ記録するために前記複数
   の変換器に供給する手段、及び (ヘ) 前記記録媒体から、記録した前記デジタルサ
   ンプル及び同期データを再生して前記デジタル
   サンプル及び少なくとも前記同期データの一部
   を前記メモリ手段に前記第２の速度で供給する
   再生手段よりなり、 前記メモリ手段は更に、再生し記憶した前記デ
   ジタルサンプル及び前記同期データを前記第１の
   速度で前記再生されたデジタルサンプルが元の順
   序で再結合されるように読み出すようになつてい
   る、 記録再生装置。 ６ 前記再生されたデジタルサンプルをアナログ
   信号に変換する手段と、前記アナログ信号の水平
   ブランキング期間の部分に水平同期パルス、垂直
   同期パルス、及びカラーバースト同期信号を挿入
   する手段を含んでいる前記第５項記載の記録再生
   装置。