JPH0381736A - 薄膜トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は液晶デイスプレィに用いられる薄膜トランジス
タに関するものである。

〔従来の技術〕

最近、デイスプレィを薄膜化することができる液晶デイ
スプレィの研究開発が活発に行われている。なかでも、
液晶デイスプレィのコントラスト低下の問題を防ぎ、高
走査線（大容量）デイスプレィを実現する方式として薄
膜トランジスタをマトリクス状に配した薄膜トランジス
タ素子アレイを用いたアクティブマトリクス動作法が研
究されている。

薄膜トランジスタを液晶デイスプレィに応用する場合、
歩留まり良くかつ均一性、特性の制御性がよい薄膜トラ
ンジスタ素子アレイを形成する必要がある。

薄膜トランジスタ素子アレイを歩留まり良く形成できる
薄膜トランジスタの構造としては、特開昭６３−３０４
３８３が知られている０本公知例の構造を第２図に示す
、第２図において、ゲート配線とゲート配線から引き出
されたゲート電極２１が形成されたガラス基板２０上に
ゲート配線をおおうように形成された第１．第２の絶縁
膜２２．２４と、第２の絶縁膜２４上に島状に形成され
た半導体膜２５、さらに該半導体膜上に形成されたソー
ス・ドレンイン領域２７と電気的に接触されたソース・
ドレイン電極２８，２９、及び画素電極２３から構成さ
れる。本公知例の構造の特徴は、画素電極２３が第２の
絶縁膜２４の下に埋め込まれている点にある。このため
、ドレイン電極２８と画素電極２３は同一面上にはなく
第２の絶縁膜２４により立体的に分離されているので、
たとえフォトレジスト工程のゴミ等でドレイン電極が画
素電極の上部にはみ出しても第２の絶縁膜によって電気
的に分離されているため画像欠陥にはならない。さらに
、ゲート電極２１についても画素電極２３と第１の絶縁
膜２２により分離されているため、同様に画像欠陥とし
て現れにくい。

〔発明が解決しようとする課題〕

上記トランジスタ構造において、画素電極２３を形成す
るためにゲート電極上の第１．第２絶縁膜の界面は、Ｉ
ＴＯ膜が一度形成され、エツチング除去された面である
。そのため、第１．第２絶縁膜の２層をゲート絶縁膜と
して用いると、ＩＴＯの残さ等の影響により、薄膜トラ
ンジスタの移動度の低下、しきい値電圧のバラツキ増大
、しきい値電圧のシフト等のトランジスタの不安定性の
増長が引き起こされる。従ってＩＴＯのエツチング不良
により、表示特性の不均一性や画面の残像や焼付けが発
生し、液晶デイスプレィの歩留まりの低下、表示品質の
劣化を引き起こしていた。

本発明の目的は、画素電極を絶縁膜の下に埋め込む低点
欠陥構造を維持しながら、トランジスタ特性の劣化や不
均一性を防止できる、高歩留まり薄膜トランジスタを提
供することにある。

〔課題を解決するための手段〕

本発明の薄膜トランジスタは、透明絶縁基板上に形成さ
れたゲート電極と、ゲート電極上を除いた領域に形成さ
れた第１の絶縁膜と、少くとも第１の絶縁膜上及びゲー
ト電極上に形成された第２の絶縁膜と、該第２の絶縁膜
上の該ゲート電極上方に形成された薄膜半導体と、該薄
膜半導体上に形成されたソース・ドレイン領域と、該ソ
ース・ドレイン領域とそれぞれ電気的に接続されたソー
ス・ドレイン電極と、該第２の絶縁膜と第１の絶縁膜の
間に設置され、該ソース電極と電気的に接続された画素
電極とから少くともなることを特徴としている。

〔作用〕

本発明によれば、ＩＴＯをエツチング加工し、表示電極
を形成した後、ゲート電極部の第１絶縁膜をエツチング
除去し、その後第２のゲート絶縁膜を形成している。従
って、ＩＴＯに汚染された界面はゲート絶縁膜の中には
無いので、トランジスタの特性の劣化は無い、ゲート配
線上には第１の絶縁膜があるので、表示電極とゲートや
ドレイン配線との絶縁性は維持されており、高歩留まり
性は維持されている。

〔実施例〕

次に本発明の実施例について図面を参照しながら詳細に
説明する。第１図は本発明に関わる薄膜トランジスタの
実施例を示す断面図である。

まず、ガラス基板１０上にクロミウムを膜厚１１００ｎ
形成し、フォトリソグラフィ法を用いてエツチング加工
することによりゲート配線とゲート配線から引き出され
たゲート電極１１を形成する。続いて、第１の絶縁膜１
２としてＳｉＯｘを１５０ｎｍ形戒した後、酸化インジ
ウム・錫を膜厚５０ｎｍ形成し、島状にパターニングし
、画素電極１３を形成する。ここで、第１の絶縁膜１２
のゲート電極１１の上の部分をドライエツチング法によ
り除去し、穴を開ける。この工程によりゲート電極上の
酸化インジウム・錫で汚染された第１の絶縁膜の表面は
除去される。その後、第２の絶縁膜１４としてＳ　ｉ　
ＮＸを膜厚３００ｎｍ、非晶質Ｓｉ　１５を膜厚１１０
０ｎ、保護膜１６としてＳｉＮｘを膜厚１１００ｎ連続
してプラズマＣＶＤ法で形成する。この時の形成温度は
２５０℃であった。さらに、保護膜１６を島状にバター
ニングした後、ソース・ドレイン領域１７として燐等の
不純物をドープしたｎ＋非晶質ＳＬ層を膜厚３０ｎｍ形
成した後、ソース・ドレイン領域が電気的に接触しない
ようにパターニングする。さらに、非晶質Ｓｉ層を島状
にパターニングした後、画素電極上部の第２の絶縁膜の
一部にコンタクトホールを開ける。このコンタクトホー
ル開けにはＣＦ４を用いたドライエツチングで行った。

しかる後、ソース・ドレイン電極としてクロミウムを２
００ｎｍ形成し、画素電極とソース電極が電気的にコン
タクトホールを介して接触し、ソース電極１９とドレイ
ン電極１８が電気的に分離されるようにバターニングし
て、薄膜トランジスタが形成される。

この工程で作成した薄膜トランジスタは第２の絶縁膜−
層のみをゲート絶縁膜として用いているため、トランジ
スタ特性の均一性、安定性は画素電極をゲート絶縁膜に
埋め込んでいない通常の薄膜トランジスタの値と同等で
あった。

本実施例では、第１の絶縁膜を全面に形成したが、ゲー
ト電極を酸化しく例えばタンタルの陽極酸化）、ゲート
配線の周辺部のみ第１の絶縁膜を形成するトランジスタ
構造にも適用可能である。

この場合画素電極はガラス基板上に形成される。

本薄膜トランジスタにおいては、ゲート電極上部の非晶
質Ｓｉに形成されるチャネル上部に保護膜１６が形成さ
れた構造であるが、保護膜のない構造においても本発明
は有効に作用する。この時プロセスは本実施例とは多少
異なり、チャネル上部のｎ＋非晶質Ｓｉのエツチングが
必要になる。

また本薄膜トランジスタにおいても非晶質Ｓｉを薄膜半
導体、例えば多結晶Ｓｉ、硫化カドミウム等を用いても
有効である。

〔発明の効果〕

以上説明したように、本発明においては薄膜トランシタ
のゲート絶縁膜中には画素電極である工Ｔｏを一度形成
した界面が存在せず、本発明の薄膜トランジスタの特性
や安定性は画素電極をゲート絶縁膜中に埋め込まない通
常の薄膜トランジスタの特性と同等であった。薄膜トラ
ンジスタの特性の均一性は、トランジスタのＯｎ電流の
ばらつきを評価したところ、９５％のトランジスタがＯ
ｎ電流の平均値に対して１５％以内に入っており、良好
な均一性であった。本発明の薄膜トランジスタをマトリ
クス状に配した薄膜トランジスタ素子アレイを用いて液
晶デイスプレィを試作したところ、表示特性の均一性は
良好であり、また薄膜トランジスタの不安定性に起因す
る残象や画像の焼付けは見られず、本発明の効果は顕著
であることが確認された。

【図面の簡単な説明】

第１図は本発明の一実施例を示す薄膜トランジスタの断
面図を示す、また、第２図は従来構造の薄膜トランジス
タの断面図を示す。 １０．２０・・・ガラス基板、１１．２１・・・ゲート
電極、１２．２２・・・第１の絶縁膜、１３．２３・・
・画素電極、１４．２４・・・第２の絶縁膜、１５゜２
５・・・半導体層、１６．２６・・・保護膜、１７゜２
７・・・ソース ドレイン層、 １８゜ ２８・・・ドレイ ン電極、 ９゜ ９・・・ソース電極。

Claims (1)

【特許請求の範囲】
1. 透明絶縁基板上に形成されたゲート電極と、ゲート電極
   上を除いた領域に形成された第１の絶縁膜と、少くとも
   第１の絶縁膜上及びゲート電極上に形成された第２の絶
   縁膜と、該第２の絶縁膜上の該ゲート電極上方に形成さ
   れた薄膜半導体と、該薄膜半導体上に形成されたソース
   ・ドレイン領域と、該ソース・ドレイン領域とそれぞれ
   電気的に接続されたソース・ドレイン電極と、該第２の
   絶縁膜の下で、かつ、第１の絶縁膜上に設置され、該ソ
   ース電極と電気的に接続された画素電極とからなること
   を特徴とする薄膜トランジスタ。