JPH0381871A - Ｌｓｉ用診断容易化回路自動発生システムおよびその回路自動発生方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （目　　次　　） 概要 産業上の利用分野 従来の技術　　　（第１２図および第１３図）発明が解
決しようとする課題 課題を解決するための手段 （第１図および第２図） 作用 実施例　　　　　　　（第３図乃至第１１図）発明の効
果 （概要） 診断容易化回路を持たないＬＳＩに対して、ランダムア
クセススキャン方式の診断容易化回路を自動的に発生し
、自動的に付加するＬＳＩ用診断容易化回路自動発生シ
ステムおよびその回路自動発生方法に関し、 ランダムアクセススキャン方式の診断容易化回路を完全
に自動で設計し付加することができるようにすることを
目的とし、 ＬＳＩ用診断容易化回路自動発生システムとして、診断
容易化回路なしＬＳＩの回路情報を格納しておく診断容
易化回路なしＬＳＩの回路情報格納手段と、該診断容易
化回路なしＬＳＩの回路情報格納手段に格納されている
回路情報に対して診断容易化回路の回路情報を付加する
診断容易化回路付加手段と、前記診断容易化回路なしＬ
ＳＩ内に割り当てられたスキャンアドレスが全て使用さ
れた場合を想定してランダムアドレススキャン方式によ
る診断容易化回路の回路情報を格納しておく診断容易化
回路ライブラリと、前記診断容易化回路内の各ゲートの
配置情報を格納するゲート配置情報格納手段と、前記診
断容易化回路付加手段を起動して前記診断容易化回路ラ
イブラリから最適な診断容易化回路の回路情報を取り出
し、該回路情報を前記ゲート配置情報に基き前記診断容
易化回路なしＬＳＩの回路情報に付加した回路情報を生
成させる診断容易化回路付きＬＳＩの回路情報生成手段
と、該診断容易化回路付きＬＳＩの回路情報生成手段に
より生成された回路情報を格納させる診断容易化回路付
きＬＳＩの回路情報格納手段とを備えて構成したもので
ある。

そしてこのシステムにより診断容易化回路を自動的に発
生ずるとともに発生させた診断容易化回路を診断容易化
回路なしＬＳＩに付加させる診断容易化回路自動発生方
法を構成したものである。

（産業上の利用分野　） 本発明は、診断容易化回路を持たないＬＳＩに対して、
ＬＳＩの配置情報とともにランダムアクセススキャン方
式の診断容易化回路を自動的に発生し、これを自動的に
付加するＬＳＩ用診断容易化回路自動発生システムおよ
びその回路自動発生方法に関する。

（従来の技術　） 近年、ＬＳＩの高集積化に伴い、ＬＳＩ内に診断容易化
回路を付加することが必須となってきている。

シフトレジスタスキャン方式のような回路構成の単純な
診断容易化回路については、ＬＳＩ内の各スキャンアド
レスポイントを順次繋いでシフトレジスタを形成させる
という方法で既に実現されている。

ところが、ランダムアクセススキャン方式のような回路
構成の複雑なものは論理設計者自らが設計しているのが
現状である。

従来におけるランダムアクセススキャン方式の診断容易
化回路としては、第１２図に示すようなスキャン機能付
きラッチ１を用いた、第１３図に示す回路がある。

スキャン機能付きラッチ１はＮＯＴ回路１ａとＮＡＮＤ
回路１ｂを組合わせて形成した回路で、入力端として、
スキャンインＰＲ（極性＋）、スキャンアドレスＸ−Ａ
ＤＲとＹ−ＡＤＲ（極性＋）等が、出力端の１つとして
スキャンアウト−５ＤＯが用意されており、ラッチ１が
リセットされている状態で入力端Ｘ−ＡＤＲとＹ−ＡＤ
Ｒからの入力に１を設定することにより、このラッチを
選択し、ここで入力端ＰＲの入力に１を設定することに
より、このラッチ１へのスキャンインが完了したことに
なる。

このラッチ１をスキャンアウトするには、入力端Ｘ−Ａ
ＤＲとＹ−ＡＤＲに１を設定することによりラッチ１を
選択すれば、出力端−ＳＤＯにラッチ１が保持する値の
逆値が出力される。

このラッチ１が選択されていない状態では出力端−ＳＤ
Ｏ出力はｌのままである。

このスキャン機能付きラッチｌの使用を前提としたラン
ダムアクセススキャン方式の回路２では、スキャン機能
付きラッチ１の入力端Ｘ−ＡＤＲおよびＹ−ＡＤＲにそ
れぞれＸ方向およびＹ方向デコーダ２ａ、２ｂの出力端
を接続することにより、スキャンアドレスｍビットをｐ
ビットとｑビット（ここでｐ＋ｑ＝ｍ）に分け、ｐビッ
トなＸ方向デコーダ２ａで、ｑビットなＹ方向デコーダ
２ｂでそれぞれデコートして、スキャン機能付きラッチ
１に唯一のスキャンアドレスを割り当てるものである。

（発明が解決しようとする課題　） 上記従来のランダムアクセススキャン方式の診断容易化
回路では、診断すべきＬＳＩの入力となるｍビットのス
キャンアドレスをｎ個の信号にデコードして、これをＬ
ＳＩの入力となるスキャンイン信号とともに各スキャン
ポイントに分配し、さらに各スキャンポイントからスキ
ャンアウト信号を収集しｉ、ＬｓＩの出力に出すという
ことを、各種設計条件、たとえば、ファンアウト制限や
線長制限を守りながら、なるべく総ゲート数が少なくな
るように設計する必要があり、自動化が困難であった。

近年、論理回路の自動合成システムも出現しているが、
ランダムアクセススキャン方式の診断容易化回路を入力
と出力との関係で表して、この自動合成システムを利用
しようとしても、入力または出力の数がスキャンポイン
トの数だけ必要となり、非常に多くなるため、その関係
記述が容易でなく、しかも、いかにして線長制限を満た
す回路を合成させ、いかにしてＬＳＩの原回路に付加す
るかが解決されないため、この論理回路の自動合成シス
テムの利用は困難である。

また、仮にこの論理回路の自動合成システムの利用が可
能になったとしても、処理時間がかなり長時間になるも
のと予想されるため、実用にならない。

従って、ランダムアクセススキャン方式の診断容易化回
路については自動化できず、論理設計者の手により設計
・付加され、その後で、この回路の設計条件をチエツク
するという手順をとっていた。

このため、診断容易化回路の設計が付加されてＬＳＩの
開発期間が長くなり、しかもこの診断容易化回路の設計
条件をチエツクするシステムを開発する必要があり、さ
らに設計条件チエツクで論理設計者が設計した診断容易
化回路の設計条件違反が発見されたときには、論理設計
者が修正しなければならないため、診断容易化回路の設
計および確認に多くの時間・人的資源・コンピュータ資
源などが必要であり、多額の経費が掛かった。

また、論理設計者という人間の手によって設計された診
断容易化回路は、たとえ設計条件チエツクをクリアして
も、各論理設計毎の独特な多様性があり、この診断容易
化回路を利用して故障診断パターンを自動発生するシス
テムでは、効率的に故障診断パターンを発生出来ない場
合もある。

このように従来では、診断容易化回路の設計に長期間を
要し、また設計ミスも混入しやすく、効率的に故障診断
パターンを発生出来ず、多額の経費が必要となる等の問
題点があった。

本発明は、上記問題点に鑑みて威されたものであり、そ
の解決を目的として設定される技術的課題は、ランダム
アクセススキャン方式の診断容易化回路を完全に自動で
設計し付加することができるようにした、ＬＳＩ用診断
容易化回路自動発生システムおよびその回路自動発生方
法を提供することにある。

〔課題を解決するための手段　〕

本発明は、上記課題を解決するための具体的な手段とし
て、ＬＳＩ用診断容易化回路自動発生システムを構成す
るにあたり、第１図に示すように１、診断容易化回路な
しＬＳＩの回路情報を格納しておく診断容易化回路なし
ＬＳＩの回路情報格納手段１１と、該診断容易化回路な
しＬＳＩの回路情報格納手段１１に格納されている回路
情報に対して診断容易化回路の回路情報を付加する診断
容易化回路付加手段１２と、前記診断容易化回路なしＬ
ＳＩ内に割り当てられたスキャンアドレスが全て使用さ
れた場合を想定してランダムアドレススキャン方式によ
る診断容易化回路の回路情報を格納しておく診断容易化
回路ライブラリ１３と、前記診断容易化回路内の各ゲー
トの配置情報を格納するゲート配置情報格納手段１４と
、前記診断容易化回路付加手段１２を起動して前記診断
容易化回路ライブラリ１３から最適な診断容易化回路の
回路情報を取り出し、該回路情報を前記ゲート配置情報
に基き前記診断容易化回路なしＬＳＩの回路情報に付加
した回路情報を生成させる診断容易化回路付きＬＳＩの
回路情報生成手段１５と、該診断容易化回路付きＬＳＩ
の回路情報生成手段１５により生成された回路情報を格
納させる診断容易化回路付きＬＳＩの回路情報格納手段
１６と、を備えたものである。

また、診断容易化回路自動発生方法としては、第２図に
示すように、診断容易化回路なしＬＳＩ２１内に割り当
てられたスキャンアドレスがすべて使用され、かつ全て
のスキャンポイントが前記ＬＳＩ２１内において一様に
分布しているランダムアクセススキャン方式の診断容易
化回路２２をファンアウト制限および線長制限を満たす
ように設計して、その診断容易化回路２２の回路情報を
当該回路２２中の各ゲートの配置情報とともに予め診断
容易化回路ライブラリ、１３並びにゲート配置情報格納
手段１４に格納しておき、診断容易化回路付きＬＳＩの
回路情報生成手段１５により診断容易化回路付加手段１
２を起動して、前記ＬＳＩ２１内の各スキャンポイント
を抽出しく処理１）、ある一定の狭い領域内にあるもの
をグルーピング（処理２）しながら前記診断容易化回路
ライブラリの配置情報に合ったスキャンアドレスを割り
当て（処理３）、その割り当てられたスキャンアドレス
に相当する回路部分をトレースするとともにゲートおよ
びビンにトレース通過マークを付け（処理４）、トレー
ス完了後に全ての使用スキャンアドレスに対応した回路
部分として前記トレース通過マークのついた部分を抽出
して（処理５）、診断容易化回路２２および前記ＬＳＩ
内でのゲート配置情報を生威し、その生成した診断容易
化回路２２を前記ＬＳ　Ｉ　２１に接続して（処理６〉
、診断容易化回路付きＬＳＩ２３の回路情報を生威し、
その接続させた診断容易化回路２２を当該ゲート配置情
報に基き自動配置する（処理７）ことにしたものである
。

〔作用） 本発明は上記構成により、ＬＳＩ用診断容易化回路自動
発生システムを用いて、診断容易化回路なしＬＳＩに診
断容易化回路を自動的に付加する場合には、診断容易化
回路なしＬＳＩの回路情報格納手段１１から読出した回
路情報に対して診断容易化回路付きＬＳＩの回路情報生
成手段１５が、診断容易化回路付加手段１２を起動し、
診断容易化回路ライブラリ１３の診断容易化回路情報並
びにゲート配置情報格納手段１４のゲート配置情報を援
用して、診断容易化回路なしＬＳＩ内の全てのスキャン
ポイントにスキャンアドレスを割り当て、使用されたス
キャンアドレスの各々に対して診断容易化回路ライブラ
リに格納された診断容易化回路をスキャンアドレスに対
応したトレース開始の入力端または出力端からバックト
レースまたはフォワードトレースをして診断容易化回路
のゲートおよび端子にトレース通過マークを付け、マー
ク付けされたすべての診断容易化回路部分を取り出すこ
とにより、当該ＬＳＩに合った診断容易化回路を作り出
し、その診断容易化回路を当該ＬＳＩに接続し、ゲート
配置情報に従って回路配置して診断容易化回路付きＬＳ
Ｉ２３の回路情報を生威し、その回路情報を診断容易化
回路付きＬＳＩの回路情報格納手段１６に格納する。

そして、格納された診断容易化回路の回路情報は、別に
設けたＬＳＩ回路の回路評価手段１７と、冗長回路削除
手段１８とを起動して、診断容易化回路付きＬＳＩの回
路情報格納手段１６から呼出し、前記回路評価手段１７
によって付加した診断容易化回路の１人力ｌ出力のゲー
トを対象に、そのゲートを削除してそのゲートの入力と
出力を直接接続しても、なおその新しい回路網が設計条
件（ファンアウト数制限、線長制限など）を守っている
かどうかを評価し、前記冗長回路削除手段によってゲー
ト削減が設計条件に違反しない場合にはその評価対象の
ゲートを冗長回路として自動的に削除することにより、
診断容易化回路を簡素化させる。

また、診断容易化回路付きＬＳＩの回路情報生成手段１
５が診断容易化回路付加手段１２を起動して診断容易化
回路を自動発生させる場合には、診断容易化回路なしＬ
ＳＩ２１のスキャン機能を宥するラッチを各個に識別し
ながら、ラッチの識別名、配置情報、スキャン機能に関
する端子の識別情報等を取り出してスキャンポイント抽
出し、診断容易化回路ライブラリに格納された診断容易
化回路の１つの出力端が当該ＬＳＩ内の複数のスキャン
ポイント入力端と接続されて駆動する場合にファンアウ
ト先がある一定の狭い領域に纏まるように当該ＬＳＩの
領域を分割した部分全体にわたりグループ分けし、これ
らのグループをさらにグルーピングすることにより１段
前のゲートのファンアウト先を一定の狭い領域に纏めて
、この回路網の線長も設計条件の制限以内とするスキャ
ンポイントのグルーピングをし、こうしたグルーピング
に適合するようにファンアウトを調整してスキャンアド
レスを割り当てるとともに、各スキャンポイントのスキ
ャンアドレス入力端、スキャンイン入力端およびスキャ
ンアウト出力端に対して、そのスキャンポイントのもつ
スキャンアドレスに相当するスキャンアドレス出力、端
、スキャンイン出力端およびスキャンアウト入力端の回
路網名を診断容易化回路ライブラリ１３から取り出して
付与することにより、スキャンアドレス割付けし、使用
スキャンアドレスに対応したトレース開始の入力端また
は出力端からバックトレースまたはフォワードトレース
をして診断容易化回路内のゲートおよび端子にトレース
通過マークを付けて、使用されたすべてのスキャンポイ
ントに対してマーク付けを行うことにより診断容易化回
路トレースを行い、トレース通過マークのついている診
断容易化回路部分を取り出して、当該ＬＳＩ用の診断容
易化回路の回路情報を作り出すとともに、後に行う回路
配置において参照できるように抽出した診断容易化回路
内の各ゲートの配置情報をゲート配置情報格納手段１４
から取り出すことにより診断容易化回路を抽出し、診断
容易化回路なしＬＳＩ２１の所定の端子に抽出した診断
容易化回路の対応する端子をスキャンアドレス割付にお
いて作成されている対応関係に従って接続することによ
り診断容易化回路を当該ＬＳＩに接続し、診断容易化回
路を抽出した際に取り出したゲート配置情報に従って診
断容易化回路の回路配置を行い、得られた診断容易化回
路付きＬＳＩ２３の回路情報を診断容易化回路付きＬＳ
Ｉの回路情報格納手段１６に記憶させる。

〔 実施例　） 以下、本発明の実施例として、スキャン機能付ラッチを
有するスキャン回路なしＬＳＩにスキャン回路を付加す
る場合について説明する。

第３図に示すように、診断容易化回路がないＬＳＩ３１
には、論理回路３１ａの他に複数のラッチ３１ｂからな
るラッチ群３２を右しており、各ラッチ３１ｂは、スキ
ャン機能を持つが使用されないため、そのスキャン機能
用端子を未接続のままにしており、回路全体としてはＬ
ＳＩ試験容易化のためのスキャン回路が形成されていな
いものとする。

各ラッチ３１ｂには、入力端として、スキャンインＰＲ
（極性＋）１本、スキャンアドレスＸ−ＡＤＲ，Ｙ−Ａ
ＤＲ（極性＋）等の２木が、出力端としてスキャンアウ
ト−３ＤＯ１本が用意されている。

第４図に示すように、スキャン回路ライブラリに予め格
納されるスキャン回路３３は、入力側にＬＳＩ入力とし
てスキャンイン信号およびスキャンアドレス信号が、ラ
ッチ群３２よりＳＤＯ信号が入力されるように必要な入
力端が形成され、出力側にスキャンアウト信号がＬＳＩ
出力側へ、スキャンインＰＲおよびスキャンアドレスＸ
−ＡＤＲ，Ｙ−ＡＤＲがラッチ群３２へ出力されるよう
に必要な出力端が形成されているものとする。

このようなＬＳＩ３１に、ラッチ群３２を介して論理回
路３１ａを診断することができるようにスキャン回路３
３を付加して、第５図に示すような診断容易化回路付き
ＬＳＩ３５を形成させるシステムと、そのシステムによ
り自動的にスキャン回路を付加する方法を以下に述べる
対象とする。

ＬＳＩ用スキャン回路自動発生システムとじては、第６
図に示すように、スキャン回路なしＬＳＩ３１の回路情
報を格納しておくスキャン回路なしＬＳＩの回路情報格
納手段４１と、そのスキャン回路なしＬＳＩの回路情報
格納手段４１に格納されている回路情報に対してスキャ
ン回路３３の回路情報を付加するスキャン回路付加手段
４２と、スキャン回路なしＬＳＩ３１内に割り当てられ
たスキャンアドレスが全て使用された場合を想定してス
キャン回路３３の回路情報を格納しておくスキャン回路
ライブラリ４３と、スキャン回路３３内の各ゲートの配
置情報を格納するゲート配置情報格納手段４４と、スキ
ャン回路付加手段４２を起動してスキャン回路ライブラ
リ４３から最適なスキャン回路３３の回路情報を取り出
し、その回路情報を各ゲートの配置情報に基きスキャン
回路なしＬＳＩ３１の回路情報に付加して、スキャン回
路部分の配置を完了させ、すべてのゲートを配置させた
回路情報を生成させるスキャン回路付きＬＳＩの回路情
報生成手段４５と、そのスキャン回路付きＬＳＩの回路
情報生成手段４５により生成された回路情報を格納させ
るスキャン回路付きＬＳＩの回路情報格納手段４６と、
ｌ入力ｌ出力のゲートを対象にして削除可能か否かにつ
いてそのゲートの有無がファンアウト制限および線長制
限等の設計条件を満たすか否かを識別条件として評価す
る回路評価手段４７と、回路評価手段４７により削除可
能と評価されたゲートを冗長回路として削除する冗長回
路削除手段４８とを備える。

スキャン回路付加手段４２には、スキャン回路なしＬＳ
Ｉ３１の回路情報から各スキャン機能付きラッチについ
ての論理的座標位置および物理的位置情報とともにスキ
、ヤンポイントを抽出するスキャンポイント抽出手段４
２ａと、全スキャンポイントを対象に物理的位置を基準
にグルーピングするスキャンポイントグルーピング手段
４２ｂと、スキャンポイントのグルーピングに基づきス
キャンアドレスを割り付けるスキャンアドレス割付手段
４２ｃと、割り付けされたスキャンアドレスに相当する
回路部分をトレースしながらゲートおよびピンにトレー
ス通過マークを付けるスキャン回路トレース手段４２ｄ
と、使用スキャンアドレスに対応した回路部分のマーク
付けされた部分なゲート配置情報とともに抽出するスキ
ャン回路抽出手段４２ｅと、スキャン回路なしＬＳＩ３
１の各接続端子と抽出されたスキャン回路３３の対応す
る接続端子を接続するスキャン回路接続手段４２ｆと、
スキャン回路なしＬＳＩ３１に接続されたスキャン回路
３３内の各ゲートをゲート配置情報をもとに配置するス
キャン回路配置手段４２ｇとを備える。

スキャン回路ライブラリ４３には、１つのＬＳＩ３１内
に割り当てられたスキャン・アドレスがすべて使用され
たときを想定し、しかもすべてのスキャンポイントがそ
のＬＳＩ３１内で一様に分布していることを仮定したラ
ンダムアクセススキャン方式の診断容易化回路をファン
アウト制限および線長制限を満たすように設計して、そ
の診断容易化回路におけるスキャン回路３３の回路情報
を、このスキャン回路３３の中の各ゲートの配置情報と
ともに格納しておく。

また、このスキャン回路ライブラリ４３には、どのスキ
ャンアドレスが使用された時にはどの入力ピンまたは出
力ピンからスキャン回路３３をバックトレースまたはフ
ォワードトレースすればよいかを示す情報（トレース開
始ピン対応表）が格納され、各スキャンアドレスに対応
したトレース開始ピン対応表を参照しながら、割り当て
られたスキャンアドレスに相当する回路部分をトレース
できるようにする。

スキャン回路ライブラリ４３に格納されるスキャン回路
３３は、第７図に示すように、スキャンアドレスが８ビ
ツトで、対象とするＬＳＩ３１を４つの領域に分割した
場合におけるものとし、すでに７アン・アウト制限は満
たされ、またＬＳＩ３１内のある領域に対しては、ある
範囲のスキャンアドレスを分配するというように設定す
れば、制限線長が満たされるように準備されているもの
とする。

ＬＳＩ３１の分割領域名は、第８図に示すように、ＱＯ
領領域Ｑ１領域、Ｑ２領域、およびＱ３領域とする。

各領域内におけるグループ分けされた場合のグループ番
号は、第９図に示すように、Ｑ３領域におけるスキャン
ポイントのなかで最も角３に近いスキャンポイントａを
第一グループＯとし、スキャンポイントａに一番近いス
キャンポイントから順に、ＬＳＩ３１内の配置位置にお
けるスタナイ木の線長が制限線長範囲内になるような８
個以内のスキャンポイントを選定して同一の第一グルー
プへ組み込む。このようなスキャンポイントの選定法に
従って形成した全ての第一グループについて、第一グル
ープ０に近い順に第一グループ１、グループ２、・・・
第一グループｎとグループ番号を付け、全ての第一グル
ープを対象に物理的距離の近さを基準にさらにグルーピ
ングして、最大第ニゲループ０．１を作成する。

スキャン回路配置手段４２ｇにおいて、利用されるスキ
ャン回路３３の各ゲートが配置されるべき位置の情報は
、第１０図に示すようは、ＱＵＡＤＯ〜ＱＵＡＤ３、Ｃ
ＴＲ，ＡＮＹの６種類の配置位置を設定し、ＱＵＡＤＯ
〜ＱＵＡＤ３はそれぞれＱＯ〜Ｑ３領域内、ＣＴＲは中
心部分領域、ＡＮＹはＬＳＩ内任意領域の場合とする。

第７図中のスキャン回路の入力端子に付けられた信号名
５ＡＤＤＲＯ〜７はＬＳＩ外部からくる８ビツトのスキ
ャンアドレスで、信号名ＳＩはＬＳＩ外部からくるスキ
ャンインで、出力端子に付けられた信号名ＳｏはＬＳＩ
外部へ出されるスキャンアウトとする。

また、スキャンアウト収集部分、スキャンイン分配部分
、Ｘ−アドレス分配部分およびＹ−アドレス分配部分に
は、それぞれＱｑ−ＳＯｘ−ｙ、Ｑｑ−ＳＩｘ、Ｑｑ−
ＸｘおよびＱｑ−Ｙｙ−ｇという信号名を付け、これら
はすべて当該ＬＳＩ３１のスキャンポイントの対応する
端子に接続されるものとする。

ここでｑは、第８図に示される４つの領域に分割された
ＬＳＩ３１のそれぞれの領域ＱＯ５Ｑｌ、Ｑ２およびＱ
３領域を呼ぶ場合の、各領域を示す数字であり、Ｘは各
領域内におけるグループ分けされた場合の第一グループ
番号、ｙは各領域内におけるグループ分けされた場合の
第一グループ内での番号、ｇは各領域内におけるグルー
プ分けされた場合の第ニゲループ番号とする。

この第一グループ番号および第ニゲループ番号は、スキ
ャン回路付加処理におけるスキャンポイントグルービン
グで決定される。

この図において、ゲートａ、ゲートｂ、ゲートＣ、ゲー
トｄで示すものは、それぞれ配置位置ＱＵＡＤＯ，ＣＴ
Ｒ，ＡＮＹ％ＡＮＹの配置情報を持つものとする。

このスキャン回路３３におけるスキャン方式は、スキャ
ンアドレスｍ（＝８）ビットのデコードの方法が、Ｘ方
向とＹ方向のほかにＱ方向という３次元方向にデコート
し、Ｑ方向のデコード信号は各スキャン機能付ラッチ３
１ｂに入るスキャンインＰＲ信号を制御し、また、この
スキャンインＰＲ信号をＬＳＩ外部からＳＩ信号として
直接供給するランダムアクセススキャン方式のものであ
る。

このような実施例によりスキャン回路を自動発生させる
には、以下のような処理手順になる。

スキャン回路付きＬＳＩの回路情報生成手段４５により
スキャン回路なしＬＳＩの回路情報格納手段４１からス
キャン回路なしＬＳＩ３１の回路情報が呼び出されると
ともにスキャン回路付加手段４２が起動されると、まず
スキャンポイント抽出手段４２ａを動作させて、スキャ
ン回路なしＬＳＩ３１の回路情報の中に含まれている各
論理素子が持つべき機能、各論理素子が持つ入出力ピン
、各論理素子の配置位置、各論理素子の識別名、または
各論理素子が持つ入出力ビンのそれぞれに対する識別名
および機能等の情報から、スキャン機能を持つラッチ３
１ｂを一つずつ識別しながら、このラッチ３１ｂの識別
名、配置位置、スキャン機能に関係する入出力ビンに対
する情報等を取り出す（処理５１）。このうちスキャン
機能に関係する入出力ビンに対する情報には、このピン
がどのラッチの入出力ビンかを示す情報、このピンがど
のような機能的意味を持つかを示す情報、およびこのピ
ンの識別名を含む。

次にスキャンポイントグルーピング手段４２ｂを動作さ
せて、第９図に示す方法により、まず、Ｑ３の領域にお
けるスキャンポイントのなかで最も角３に近いスキャン
ポイントａを第一グループの第一グループ０とし、次に
スキャンポイントａに一番近いスキャンポイントｂも、
仮に第一グループＯに加えて、第一グループ０に属する
すべてのスキャンポイントについて、ＬＳＩ３１内の配
置位置におけるスタナイ木を作り、その木の線長が制限
線長範囲内であれば、いま選んだスキャンポイントｂを
正式に第一グループＯに加える。その次にスキャンポイ
ントａに近いスキャンポイントＣ（図示せず）について
も同様のことを行い、第一グループＯ内のスキャンポイ
ントの総数が８個を超えない範囲で同様の処理を行う。

もし、スキャンポイントｂを加えた第一グループ０のス
タイナ木の線長が制限線長範囲を超えた場合には、仮に
加えた第一グループＯにスキャンポイントｂを正規に加
えることをやめて第一グループ１に加え、このスキャン
ポイントｂに近い他のスキャンポイントＣを選び、仮に
第一グループ１に加えて、同様の処理を繰り返す。

こうして、Ｑ３の領域のすべてのスキャンポイントが第
一グループの全体に属した後、第一グループを距離的に
近いものでグルーピングして２つの第ニゲループ（第ニ
ゲループＯ１第ニゲループ１）を作る。

また、各スキャンポイントは第一グループに属する各第
一グループ０．・・・、第一グループｎに加えられた順
に、０．ｌ、・・・、Ｘ（≦７）と各グループ内におけ
る番号を付ける。

こうして、Ｑ３の領域のすべてのスキャンポイントには
、領域番号ｑ、第一グループ番号Ｘ、第一グループ内で
のスキャンポイント番号ｙ、および第一グループ番号ｇ
が与えられる。

この処理を残りの３つの領域のすべてのスキャンポイン
トについても行う。

この処理では、第一グループに属するスキャンポイント
の総数は８個を超えないとしたが、これは、１つのゲー
トのファン・アウト制限が８個以内という仮定に基づく
。

一般には、１つのゲートのファンアウト制限は任意でよ
く、その場合はスキャン回路ライブラリ４３に格納され
るスキャン回路３３をそれに合わせて作威し、スキャン
ポイントのグルービングにおいて、第一グループに属す
ることができるスキャンポイントの上限をファンアウト
制限の数と同数にすればよい。

このような処理によるスキャンポイントのグルーピング
が終了した後、スキャンアドレスの割付手段４２ｃを動
作させて、各スキャンポイントには、ｑＸ２’　＋ｘＸ
２”　＋ｙというスキャンアドレスが割り付けられる。

ここで、ｑは領域番号（０〜３）、ｘは第一グループ番
号（Ｏ〜７）、ｙは第一グループ内の番号（Ｏ〜７）で
ある。

このとき、各スキャンポイントには、ｑ、ｘ、ｙ、およ
び第ニゲループ番号ｇを用いて、スキャン回路３３の入
出力端子と接続するための回路網名を付与する。

各スキャンポイントのスキャンイン入力端子にはＱｑ−
ＳＩｘ、スキャンアドレスＸ入力端子にはＱｑ−Ｘｘ、
スキャンアドレスＹ入力端子にはＱｑ−Ｙ３ｒ−ｇ、ス
キャンアウト出力端子にはＱｑ−ＳＯｘ−ｙという回路
網名を付与することにより、スキャン回路３３の入出力
ピンに付けられた回路網名と対応し、後述のスキャン回
路接続において、同じネット塩をもつピン同志を接続す
ることにより容易に回路接続することができるようにな
る。

このようなＬＳＩ３１内の各スキャンポイントへのスキ
ャンアドレス割付処理により、スキャン回路ライブラリ
４３に各ゲートが配置されるべき位置の情報を予め持っ
ているため、後述のスキャン回路抽出で各ゲートに対す
る配置情報も取り出されて、後述のスキャン回路配置に
おいて参照されるから、制限線長が満足できるようにな
る。

割付は処理後、スキャン回路トレース手段４２ｄを動作
させ、スキャン回路ライブラリ４３から呼び出したスキ
ャン回路３３の回路情報における不要な回路部分を取り
除くことを目的として、使用された各スキャンアドレス
に対応してスキャンポイントの各ビンに付与された回路
網名と同じ回路網名をもつ入力ピンまたは出力ピンをス
キャン回路３３において探しだし、そこからバックトレ
ースまたはフォワードトレースを行ってゲートおよびビ
ンにトレース通過マークを付けてゆく。

１つの使用されたスキャンアドレスが与えられたとき、
そのスキャンアドレスにより第ニゲループ番号とともに
スキャン回路３３のどのビンからトレースを開始するか
を、ある一定の法則によって決める。

例えば、スキャンアドレスが１９９で第ニゲループ番号
１の場合、１９９は３Ｘ２’　＋０Ｘ２３＋７に等しい
ので、領域番号ｑが３、第一グループ番号ＸがＯ１第一
グループ内番号ｙが７、そして第ニゲループ番号ｇは１
となる。従って、このスキャンポイントのスキャンイン
入力の回路網名はＱ３−ＳＩＯであり、スキャンアドレ
スＸ入力はＱ３−ＸＯであり、スキャンアドレスＹ入力
はＱ３−Ｙ７−１であり、スキャンアウト出力はＱ３−
ＳＯＯ−７となり、スキャン回路３３において同じ回路
網名をもつビンを見つけて、そこからバックトレースま
たはフォワードトレースをして各ゲートおよびビンにト
レース通過マークをつける。

実際的な運用上の観点から、スキャン回路ライブラリ４
３には、スキャンアドレスと第ニゲループ番号の組に対
して、スキャン回路３３上におけるトレースすべき開始
ピンの位置を、表（トレース開始ピン対応表）として持
たせている。

このトレースの手順としては、第７図において、例えば
スキャンアドレス１９９に対応したトレース開始ポイン
トのうちの２つであるＱ３−ＳＯＯ−７およびＱ３−Ｓ
Ｉ７の回路網名をもつビンからそれぞれフォワードトレ
ースおよびバックトレースを行うとすると、スキャン回
路３３の使用部分として必要な回路部分のうち、（第７
図中の）ピンａにトレース通過マークがつかないため、
接続ａの部分がスキャン回路抽出の際に抽出されないこ
とになる。

そこで、このようなことが生じないようにするため、ス
キャン回路ライブラリ４３からスキャン回路３３の回路
情報を読み出し、スキャン回路モデルを作成した時点で
スキャンアドレス入力全ピン５ＡＤＤＲＯ〜７からフォ
ワードトレースして通過した入力ピンにのみアドレスマ
ークをつけておく。

トレース通過マークを付与するためのフォワードトレー
スの時には、各ゲートの入力ピン通過の際、同じゲート
の他の入力ピンにアドレスマークがあった場合に、そこ
からバックトレースを並行して行い、トレース通過マー
クを付与することにより、すべての必要なスキャン回路
部分にトレース通過マークが付与される。

こうしたスキャン回路トレース完了後、スキャン回路抽
出手段４２ｅを動作させてスキャン回路抽出を行い、引
続きスキャン回路評価手段４２ｆを動作させて抽出した
スキャン回路３３と診断容易化回路なしＬＳ　Ｉ　３１
との対応するピンを接続させ、さらにスキャン回路配置
手段４２ｇを動作させて、スキャン回路抽出の際にスキ
ャン回路３３の回路情報とともに取りだされたゲート配
置情報を基にして、一般のフロアプランを用いたスキャ
ン回路配置を行う。

フロアプランによるスキャン回路配置では、まずＬＳＩ
全体を一つの大きなフロアとみなして、その全体を幾つ
かの小フロアに分割する。一般的なフロアプランでは各
フロアどうしは重ならないように定義するのが普通であ
るが、ここでは第１０図に示すように、配置の自由度が
拡がるため配置し易くなる、重なりのある６つの小フロ
アＡＮＹ％ＣＴＲ，ＱＵＡＤＯ１ＱＵＡＤ　１、ＱＵＡ
Ｄ２、ＱＵＡＤ３にする。

つぎに、この分割された各小フロアＡＮＹ、ＣＴＲ％Ｑ
ＵＡＤＯ，ＱＵＡＤＩ、ＱＵＡＤ２、ＱＵＡＤ３の、ど
のフロアに配置するべきかをゲート配置情報格納手段４
４に格納されているゲート配置情報に基き確定し、各小
フロアにスキャン回路３３の各ゲートを初期配置する。

初期配置後、各回路網の総線長が設計条件で規定された
制限内になるように各ゲートをそれぞれのフロア内で配
置改善を行う。

このようにして各回路網の総線長を制限線長内に納めた
配置をした後、その回路情報をスキャン回路付きＬＳＩ
の回路情報格納手段４６に格納し、その回路情報を必要
に応じて取り出せるようにする。

スキャン回路付きＬＳＩの回路情報生成手段４５がスキ
ャン回路付きＬＳＩの回路情報格納手段４６にスキャン
回路付きＬＳＩ３５の回路情報を格納した後、回路評価
手段４７を起動させ、スキャン回路付きＬＳＩの回路情
報格納手段４６から回路情報を読み出し、この回路情報
の中のｌ入力ｌ出力のゲートを対象にして、このゲート
を削除し、その削除したゲートの入力端と出力端を直接
接続した場合においても、その新しい回路網が設計条件
（ファン・アウト数制限、線長制限など）を守っている
かどうかを評価する。

設計条件に違反しない場合には、冗長回路削除手段４８
により、そのゲートを冗長回路として自動的に削除させ
る。

冗長回路を削除させるには、まず、論理を反転しないｌ
入力ｌ出力のゲートとして使用されている場合、このゲ
ートを取り外し、このゲートの入力端子と出力端子を直
接に接続して、入力側の回路網と出力側の回路網を一体
にした回路網を形成させる。そして、この一体にした回
路網について、ファンアウト数制限、ワイアドツト数制
限、または線長制限など、回路網についての設計条件が
守られているかチエツクする。設計条件が守られている
場合には、そのゲートを冗長回路として正式に取り外し
、反対に、設計条件が守られていない場合には、そのゲ
ートを冗長回路とみなさず、取り外さずに元の状態に戻
す。

以上説明したように、本発明によれば、ランダムアクセ
ススキャン方式の故障診断を採用するＬＳＩを設計する
場合、論理設計者は設計・付与すべき診断容易化回路を
設計する必要がなくなり、本発明のシステムが自動的に
発生・付与してくれる。

この自動化により、ＬＳＩの開発期間短縮および開発費
削減という効果、さらには診断容易化回路の設計条件違
反による診断容易化回路の修正という手戻りがなくなる
こと、論理設計者の手で設計されたときのような診断容
易化回路の独特の多様性のないすべてのＬＳＩにおいて
均一な診断容易化回路となるため故障診断パターン自動
発生システムも効率的に故障診断パターンを発生できる
こと、さらに自動発生される診断容易化回路はスキャン
回路ライブラリ４３内に用意されたものをベースにする
ため、診断容易化回路の総ゲート数の最小化や制限線長
を満たすための回路設計における論理設計者のノウハウ
をこのスキャン回路ライブラリに格納される診断回路に
事前に盛り込めるために、論理設計者が設計したのと同
程度品質以上のものを発生できることなどの効果があり
、ＬＳＩ開発の際の生産性・経済性・高品質化に寄与す
るところが大きい。

この実施例ではスキャンアドレスが８ビツトの場合を示
しているが、任意ビットのスキャンアドレスに対して同
様のスキャン回路をスキャン回路ライブラリに用意する
ことができ、同様にしてスキャン回路なしＬＳＩにスキ
ャン回路を付加することができる。この場合、スキャン
アドレスのビット数が多くなればなるほど、スキャンア
ドレスのデコードの方法、ファンアウトの取り方、パワ
ーリング用ゲートの挿入の方法など、スキャン回路を用
意する際に人間のノウハウが盛り込まれることになる。

このようにランダムアクセススキャン回路の自動発生シ
ステムの実施例を示したが、第１１図の（処理５１）か
ら（処理５８）の流れ、特にスキャン回路ライブラリを
用いた回路の自動発生システムは、クロック系回路や、
その他の診断容易化回路の自動発生システムにも適用可
能である。

（発明の効果　） 以上のように本発明では、診断容易化回路なしＬＳＩに
ランダムアクセススキャン方式の診断容易化回路を完全
に自動で設計して付加することができ、ランダムアクセ
ススキャン回路の故障診断を採用するＬＳＩを設計する
場合、論理設計者は設計・付与すべき診断容易化回路を
設計する必要がなくなり、ＬＳＩの開発期間短縮および
開発費削減が実現でき、ＬＳＩの生産性および経済性が
向上し、さらにＬＳＩの高品質化が実現できる。

【図面の簡単な説明】

第１図は、本発明による診断容易化回路自動発生システ
ムを示す構成図、 第２図は、本発明の診断容易化回路付きＬＳＩの回路情
報生成手段による処理を示す流れ図、第３図は、実施例
による診断容易化回路なしＬＳＩを示す構成図、 第４図は、実施例によるスキャン回路の接続端を示す構
成説明図、 第５図は、実施例による診断容易化回路付きＬＳＩを示
す構成図、 第６図は、実施例によるスキャン回路自動発生システム
を示す構成図、 第７図は、実施例におけるスキャン回路ライブラリに格
納されるスキャン回路を示す構成説明図、第８図は、実
施例によるＬＳＩにおけるＱＯｌＱｌ、Ｑ２、Ｑ３、の
定義を示す領域説明図、第９図は、実施例によるスキャ
ンポイントグルーピングの方法を示す拡大領域説明図、 第１０図は、実施例によるＬＳＩにおける配置情報の定
義を示す領域説明図、 第１１図は、実施例によるスキャン回路自動発生システ
ムを示す流れ図、 第１２図は、従来のスキャン機能付きラッチの例を示す
構成図、 第１３図は、従来のランダム・アクセス・スキャン方式
の１＃戒図。 １１・・・診断容易化回路なしＬＳＩの回路情報格納手
段 １２・・・診断容易化回路付加手段 １３・・・診断容易化回路ライイブラリ１４・・・ゲー
ト配置情報格納手段 １５・・・診断容易化回路付きＬＳＩの回路情報生成手
段 １６・・・診断容易化回路付きＬＳＩの回路情報生成手
段 １７・・・回路評価手段 １８・・・冗長回路削除手段 実施例１；よるスキャン回じｂｆ）伜続端を示す蒋成説
Ｂ耳口笛４！！ｌ 第 図 第 図 第 ６ 図 悶 裏方□枦ｊによるＬＳＩＩＣお１するＱＯ，Ｑｌ、Ｑ２
．Ｑ３の酷ｊ塩を示す々両分代書ｉｎ封■第８１１！！ 定方色脣１１；１ろスキャン・ポイント・γＩし−ヒ°
ンγ°のろｊ氏１承寸拡ん句Ｉ戒家えｅ月口笛 ０ 図

Claims (2)

【特許請求の範囲】
1. （１）診断容易化回路なしＬＳＩの回路情報を格納して
   おく診断容易化回路なしＬＳＩの回路情報格納手段（１
   １）と、 該診断容易化回路なしＬＳＩの回路情報格納手段に格納
   されている回路情報に対して診断容易化回路の回路情報
   を付加する診断容易化回路付加手段（１２）と、 前記診断容易化回路なしＬＳＩ内に割り当てられたスキ
   ャンアドレスが全て使用された場合を想定してランダム
   アドレススキャン方式による診断容易化回路の回路情報
   を格納しておく診断容易化回路ライブラリ（１３）と、 診断容易化回路内の各ゲートの配置情報を格納するゲー
   ト配置情報格納手段（１４）と、 前記診断容易化回路付加手段を起動して前記診断容易化
   回路ライブラリから最適な診断容易化回路の回路情報を
   取り出し、該回路情報を前記ゲート配置情報に基き前記
   診断容易化回路なし ＬＳＩの回路情報に付加した回路情報を生成させる診断
   容易化回路付きＬＳＩの回路情報生成手段（１５）と、 該診断容易化回路付きＬＳＩの回路情報生成手段により
   生成された回路情報を格納させる診断容易化回路付きＬ
   ＳＩの回路情報格納手段（１６）と、 を備えたことを特徴とするＬＳＩ用診断容易化回路自動
   発生システム。
2. （２）診断容易化回路なしＬＳＩ内に割り当てられたス
   キャンアドレスがすべて使用され、かつ全てのスキャン
   ポイントが前記ＬＳＩ内において一様に分布しているラ
   ンダムアクセススキャン方式の診断容易化回路をファン
   アウト制限および線長制限を満たすように設計して、該
   診断容易化回路の回路情報を当該回路中の各ゲートの配
   置情報とともに予め診断容易化回路ライブラリ（１３）
   並びにゲート配置情報格納手段（１４）に格納しておき
   、診断容易化回路付きＬＳＩの回路情報生成手段（ＩＳ
   ）により診断容易化回路付加手段（１２）を起動して、
   前記ＬＳＩ内の各スキャンポイントを抽出し、ある一定
   の狭い領域内にあるものをグルーピングしながら前記診
   断容易化回路ライブラリの配置情報に合ったスキャンア
   ドレスを割り当て、該割り当てられたスキャンアドレス
   に相当する回路部分をトレースするとともにゲートおよ
   びピンにトレース通過マークを付け、トレース完了後に
   全ての使用スキャンアドレスに対応した診断容易化回路
   部分として前記トレース通過マークのついた部分を抽出
   して、診断容易化回路および前記ＬＳＩ内でのゲート配
   置情報を生成し、該生成した診断容易化回路と前記ＬＳ
   Ｉとを接続し、該接続させた診断容易化回路を当該ゲー
   ト配置情報に基き自動配置することを特徴とする診断容
   易化回路自動発生方法。