JPH0792807B2 - Ｌｓｉ用診断容易化回路自動発生システムおよびその回路自動発生方法 - Google Patents

Description

【発明の詳細な説明】 〔目次〕 概 要 産業上の利用分野 従来の技術 （第12図および第13図） 発明が解決しようとする課題 課題を解決するための手段 （第１図および第２図） 作 用 実施例 （第３図乃至第11図） 発明の効果 〔概 要〕 診断容易化回路を持たないLSIに対して、ランダムアク
セススキャン方式の診断容易化回路を自動的に発生し、
自動的に付加するLSI用診断容易化回路自動発生システ
ムおよびその回路自動発生方法に関し、 ランダムアクセススキャン方式の診断容易化回路を完全
に自動で設計し付加することができるようにすることを
目的とし、 LSI用診断容易化回路自動発生システムとして、診断容
易化回路なしLSIの回路情報を格納しておく診断容易化
回路なしLSIの回路情報格納手段と、該診断容易化回路
なしLSIの回路情報格納手段に格納されている回路情報
に対して診断容易化回路の回路情報を付加する診断容易
化回路付加手段と、前記診断容易化回路なしLSI内に割
り当てられたスキャンアドレスが全て使用された場合を
想定してランダムアドレススキャン方式による診断容易
化回路の回路情報を格納しておく診断容易化回路ライブ
ラリと、前記診断容易化回路内の各ゲートの配置情報を
格納するゲート配置情報格納手段と、前記診断容易化回
路付加手段を起動して前記診断容易化回路ライブラリか
ら最適な診断容易化回路の回路情報を取り出し、該回路
情報を前記ゲート配置情報に基き前記診断容易化回路な
しLSIの回路情報に付加した回路情報を生成させる診断
容易化回路付きLSIの回路情報生成手段と、該診断容易
化回路付きLSIの回路情報生成手段により生成された回
路情報を格納させる診断容易化回路付きLSIの回路情報
格納手段とを備えて構成したものである。

そしてこのシステムにより診断容易化回路を自動的に発
生するとともに発生させた診断容易化回路を診断容易化
回路なしLSIに付加させる診断容易化回路自動発生方法
を構成したものである。

〔産業上の利用分野〕

本発明は、診断容易化回路を持たないLSIに対して、LSI
の配置情報とともにランダムアクセススキャン方式の診
断容易化回路を自動的に発生し、これを自動的に付加す
るLSI用診断容易化回路自動発生システムおよびその回
路自動発生方法に関する。

〔従来の技術〕

近年、LSIの高集積化に伴い、LSI内に診断容易化回路を
付加することが必須となってきている。

シフトレジスタスキャン方式のような回路構成の単純な
診断容易化回路については、LSI内の各スキャンアドレ
スポイントを順次繋いでシフトレジスタを形成させると
いう方法で既に実現されている。

ところが、ランダムアクセススキャン方式のような回路
構成の複雑なものは論理設計者自らが設計しているのが
現状である。

従来におけるランダムアクセススキャン方式の診断容易
化回路としては、第12図に示すようなスキャン機能付き
ラッチ１を用いた、第13図に示す回路がある。

スキャン機能付きラッチ１はNOT回路1aとNAND回路1bを
組合わせて形成した回路で、入力端として、スキャンイ
ンPR（極性＋）、スキャンアドレスＸ−ADRとＹ−ADR
（極性＋）等が、出力端の１つとしてスキャンアウト−
SDOが用意されており、ラッチ１がリセットされている
状態で入力端Ｘ−ADRとＹ−ADRからの入力に１を設定す
ることにより、このラッチを選択し、ここで入力端PRの
入力に１を設定することにより、このラッチ１へのスキ
ャンインが完了したことになる。

このラッチ１をスキャンアウトするには、入力端Ｘ−AD
RとＹ−ADRに１を設定することによりラッチ１を選択す
れば、出力端−SDOにラッチ１が保持する値の逆値が出
力される。このラッチ１が選択されていない状態では出
力端−SDO出力は１のままである。

このスキャン機能付きラッチ１の使用を前提としたラン
ダムアクセススキャン方式の回路２では、スキャン機能
付きラッチ１の入力端Ｘ−ADRおよびＹ−ADRにそれぞれ
Ｘ方向およびＹ方向デコーダ2a,2bの出力端を接続する
ことにより、スキャンアドレスｍビットをｐビットとｑ
ビット（ここでｐ＋ｑ＝ｍ）に分け、ｐビットをＸ方向
デコーダ2aで、ｑビットをＹ方向デコーダ2bでそれぞれ
デコードして、スキャン機能付きラッチ１に唯一のスキ
ャンアドレスを割り当てるものである。

〔発明が解決しようとする課題〕

上記従来のランダムアクセススキャン方式の診断容易化
回路では、診断すべきLSIの入力となるｍビットのスキ
ャンアドレスをｎ個の信号にデコードして、これをLSI
の入力となるスキャンイン信号とともに各スキャンポイ
ントに分配し、さらに各スキャンポイントからスキャン
アウト信号を収集して、LSIの出力に出すということ
を、各種設計条件、たとえば、ファンアウト制限や線長
制限を守りながら、なるべく総ゲート数が少なくなるよ
うに設計する必要があり、自動化が困難であった。

近年、論理回路の自動合成システムも出現しているが、
ランダムアクセススキャン方式の診断容易化回路を入力
と出力との関係で表して、この自動合成システムを利用
しようとしても、入力または出力の数がスキャンポイン
トの数だけ必要となり、非常に多くなるため、その関係
記述が容易でなく、しかも、いかにして線長制限を満た
す回路を合成させ、いかにしてLSIの原回路に付加する
かが解決されないため、この論理回路の自動合成システ
ムの利用は困難である。

また、仮にこの論理回路の自動合成システムの利用が可
能になったとしても、処理時間がかなり長時間になるも
のと予想されるため、実用にならない。

従って、ランダムアクセススキャン方式の診断容易化回
路については自動化できず、論理設計者の手により設計
・付加され、その後で、この回路の設計条件をチェック
するという手順をとっていた。

このため、診断容易化回路の設計が付加されてLSIの開
発期間が長くなり、しかもこの診断容易化回路の設計条
件をチェックするシステムを開発する必要があり、さら
に設計条件チェックで論理設計者が設計した診断容易化
回路の設計条件違反が発見されたときには、論理設計者
が修正しなければならないため、診断容易化回路の設計
および確認に多くの時間・人的資源・コンピュータ資源
などが必要であり、多額の経費が掛かった。

また、論理設計者という人間の手によって設計された診
断容易化回路は、たとえ設計条件チェックをクリアして
も、各論理設計毎の独特な多様性があり、この診断容易
化回路を利用して故障診断パターンを自動発生するシス
テムでは、効率的に故障診断パターンを発生出来ない場
合もある。

このように従来では、診断容易化回路の設計に長期間を
要し、また設計ミスも混入しやすく、効率的に故障診断
パターンを発生出来ず、多額の経費が必要となる等の問
題点があった。

本発明は、上記問題点に鑑みて成されたものであり、そ
の解決を目的として設定される技術的課題は、ランダム
アクセススキャン方式の診断容易化回路を完全に自動で
設計し付加することができるようにした、LSI用診断容
易化回路自動発生システムおよびその回路自動発生方法
を提供することにある。

〔課題を解決するための手段〕

本発明は、上記課題を解決するための具体的な手段とし
て、LSI用診断容易化回路自動発生システムを構成する
にあたり、第１図に示すように、診断容易化回路なしLS
Iの回路情報を格納しておく診断容易化回路なしLSIの回
路情報格納手段11と、該診断容易化回路なしLSIの回路
情報格納手段11に格納されている回路情報に対して診断
容易化回路の回路情報を付加する診断容易化回路付加手
段12と、前記診断容易化回路なしLSI内に割り当てられ
たスキャンアドレスが全て使用された場合を想定してラ
ンダムアドレススキャン方式による診断容易化回路の回
路情報を格納しておく診断容易化回路ライブラリ13と、
前記診断容易化回路内の各ゲートの配置情報を格納する
ゲート配置情報格納手段14と、前記診断容易化回路付加
手段12を起動して前記診断容易化回路ライブラリ13から
最適な診断容易化回路の回路情報を取り出し、該回路情
報を前記ゲート配置情報に基き前記診断容易化回路なし
LSIの回路情報に付加した回路情報を生成させる診断容
易化回路付きLSIの回路情報生成手段15と、該診断容易
化回路付きLSIの回路情報生成手段15により生成された
回路情報を格納させる診断容易化回路付きLSIの回路情
報格納手段16と、を備えたものである。

また、診断容易化回路自動発生方法としては、第２図に
示すように、診断容易化回路なしLSI21内に割り当てら
れたスキャンアドレスがすべて使用され、かつ全てのス
キャンポイントが前記LSI21内において一様に分布して
いるランダムアクセススキャン方式の診断容易化回路22
をファンアウト制限および線長制限を満たすように設計
して、その診断容易化回路22の回路情報を当該回路22中
の各ゲートの配置情報とともに予め診断容易化回路ライ
ブラリ13並びにゲート配置情報格納手段14に格納してお
き、診断容易化回路付きLSIの回路情報生成手段15によ
り診断容易化回路付加手段12を起動して、前記LSI21内
の各スキャンポイントを抽出し（処理１）、ある一定の
狭い領域内にあるものをグルーピング（処理２）しなが
ら前記診断容易化回路ライブラリの配置情報に合ったス
キャンアドレスを割り当て（処理３、その割り当てられ
たスキャンアドレスに相当する回路部分をトレースする
とともにゲートおよびピンにトレース通過マークを付け
（処理４）、トレース完了後に全ての使用スキャンアド
レスに対応した回路部分として前記トレース通過マーク
のついた部分を抽出して（処理５）、診断容易化回路22
および前記LSI内でのゲート配置情報を生成し、その生
成した診断容易化回路22を前記LSI21に接続して（処理
６）、診断容易化回路付きLSI23の回路情報を生成し、
その接続させた診断容易化回路22を当該ゲート配置情報
に基き自動配置する（処理７）ことにしたものである。

〔作 用〕

本発明は上記構成により、LSI用診断容易化回路自動発
生システムを用いて、診断容易化回路なしLSIに診断容
易化回路を自動的に付加する場合には、診断容易化回路
なしLSIの回路情報格納手段11から読出した回路情報に
対して診断容易化回路付きLSIの回路情報生成手段15
が、診断容易化回路付加手段12を起動し、診断容易化回
路ライブラリ13の診断容易化回路情報並びにゲート配置
情報格納手段14のゲート配置情報を援用して、診断容易
化回路なしLSI内の全てのスキャンポイントにスキャン
アドレスを割り当て、使用されたスキャンアドレスの各
々に対して診断容易化回路ライブラリに格納された診断
容易化回路をスキャンアドレスに対応したトレース開始
の入力端または出力端からバックトレースまたはフォワ
ードトレースをして診断容易化回路のゲートおよび端子
にトレース通過マークを付け、マーク付けされたすべて
の診断容易化回路部分を取り出すことにより、当該LSI
に合った診断容易化回路を作り出し、その診断容易化回
路を当該LSIに接続し、ゲート配置情報に従って回路配
置して診断容易化回路付きLSI23の回路情報を生成し、
その回路情報を診断容易化回路付きLSIの回路情報格納
手段16に格納する。

そして、格納された診断容易化回路の回路情報は、別に
設けたLSI回路の回路評価手段17と、冗長回路削除手段1
8とを起動して、診断容易化回路付きLSIの回路情報格納
手段16から呼出し、前記回路評価手段17によって付加し
た診断容易化回路の１入力１出力のゲートを対象に、そ
のゲートを削除してそのゲートの入力と出力を直接接続
しても、なおその新しい回路網が設計条件（ファンアウ
ト数制限、線長制限など）を守っているかどうかを評価
し、前記冗長回路削除手段によってゲート削減が設計条
件に違反しない場合にはその評価対象のゲートを冗長回
路として自動的に削除することにより、診断容易化回路
を簡素化させる。

また、診断容易化回路付きLSIの回路情報生成手段15が
診断容易化回路付加手段12を起動して診断容易化回路を
自動発生させる場合には、診断容易化回路なしLSI21の
スキャン機能を有するラッチを各個に識別しながら、ラ
ッチの識別名、配置情報、スキャン機能に関する端子の
識別情報等を取り出してスキャンポイント抽出し、診断
容易化回路ライブラリに格納された診断容易化回路の１
つの出力端が当該LSI内の複数のスキャンポイント入力
端と接続されて駆動する場合にファンアウト先がある一
定の狭い領域に纒まるように当該LSIの領域を分割した
部分全体にわたりグループ分けし、これらのグループを
さらにグルーピングすることにより１段前のゲートのフ
ァンアウト先を一定の狭い領域に纒めて、この回路網の
線長も設計条件の制限以内とするスキャンポイントのグ
ルーピングをし、こうしたグルーピングに適合するよう
にファンアウトを調整してスキャンアドレスを割り当て
るとともに、各スキャンポイントのスキャンアドレス入
力端、スキャンイン入力端およびスキャンアウト出力端
に対して、そのスキャンポイントのもつスキャンアドレ
スに相当するスキャンアドレス出力端、スキャンイン出
力端およびスキャンアウト入力端の回路網名を診断容易
化回路ライブラリ13から取り出して付与することによ
り、スキャンアドレス割付けし、使用スキャンアドレス
に対応したトレース開始の入力端または出力端からバッ
クトレースまたはフォワードトレースをして診断容易化
回路内のゲートおよび端子にトレース通過マークを付け
て、使用されたすべてのスキャンポイントに対してマー
ク付けを行うことにより診断容易化回路トレースを行
い、トレース通過マークのついている診断容易化回路部
分を取り出して、当該LSI用の診断容易化回路の回路情
報を作り出すとともに、後に行う回路配置において参照
できるように抽出した診断容易化回路内の各ゲートの配
置情報をゲート配置情報格納手段14から取り出すことに
より診断容易化回路を抽出し、診断容易化回路なしLSI2
1の所定の端子に抽出した診断容易化回路の対応する端
子をスキャンアドレス割付において作成されている対応
関係に従って接続することにより診断容易化回路を当該
LSIに接続し、診断容易化回路を抽出した際に取り出し
たゲート配置情報に従って診断容易化回路の回路配置を
行い、得られた診断容易化回路付きLSI23の回路情報を
診断容易化回路付きLSIの回路情報格納手段16に記憶さ
せる。

〔実施例〕

以下、本発明の実施例として、スキャン機能付ラッチを
有するスキャン回路なしLSIにスキャン回路を付加する
場合について説明する。

第３図に示すように、診断容易化回路がないLSI31に
は、論理回路31aの他に複数のラッチ31bからなるラッチ
群32を有しており、各ラッチ31bは、スキャン機能を持
つが使用されないため、そのスキャン機能用端子を未接
続のままにしており、回路全体としてはLSI試験容易化
のためのスキャン回路が形成されていないものとする。

各ラッチ31bには、入力端として、スキャンインPR（極
性＋）１本、スキャンアドレスＸ−ADR,Y−ADR（極性
＋）等の２本が、出力端としてスキャンアウト−SDO1本
が用意されている。

第４図に示すように、スキャン回路ライブラリに予め格
納されるスキャン回路33は、入力側にLSI入力としてス
キャンイン信号およびスキャンアドレス信号が、ラツチ
群32よりSDO信号が入力されるように必要な入力端が形
成され、出力側にスキャンアウト信号がLSI出力側へ、
スキャンインPRおよびスキャンアドレスＸ−ADR,Y−ADR
がラッチ群32へ出力されるように必要な出力端が形成さ
れているものとする。

このようなLSI31に、ラッチ群32を介して論理回路31aを
診断することができるようにスキャン回路33を付加し
て、第５図に示すような診断容易化回路付きLSI35を形
成させるシステムと、そのシステムにより自動的にスキ
ャン回路を付加する方法を以下に述べる対象とする。

LSI用スキャン回路自動発生システムとしては、第６図
に示すように、スキャン回路なしLSI31の回路情報を格
納しておくスキャン回路なしLSIの回路情報格納手段41
と、そのスキャン回路なしLSIの回路情報格納手段41に
格納されている回路情報に対してスキャン回路33の回路
情報を付加するスキャン回路付加手段42と、スキャン回
路なしLSI31内に割り当てられたスキャンアドレスが全
て使用された場合を想定してスキャン回路33の回路情報
を格納しておくスキャン回路ライブラ43と、スキャン回
路33内の各ゲートの配置情報を格納するゲート配置情報
格納手段44と、スキャン回路付加手段42を起動してスキ
ャン回路ライブラリ43から最適なスキャン回路33の回路
情報を取り出し、その回路情報を各ゲートの配置情報に
基きスキャン回路なしLSI31の回路情報に付加して、ス
キャン回路部分の配置を完了させ、すべてのゲートを配
置させた回路情報を生成させるスキャン回路付きLSIの
回路情報生成手段45と、そのスキャン回路付きLSIの回
路情報生成手段45により生成された回路情報を格納させ
るスキャン回路付きLSIの回路情報格納手段46と、１入
力１出力のゲートを対象にして削除可能か否かについて
そのゲートの有無がファンアウト制限および線長制限等
の設計条件を満たすか否かを識別条件として評価する回
路評価手段47と、回路評価手段47により削除可能と評価
されたゲートを冗長回路として削除する冗長回路削除手
段48とを備える。

スキャン回路付加手段42には、スキャン回路なしLSI31
の回路情報から各スキャン機能付きラッチについての論
理的座標位置および物理的位置情報とともにスキャンポ
イントを抽出するスキャンポイント抽出手段42aと、全
スキャンポイントを対象に物理的位置を基準にグルーピ
ングするスキャンポイントグルーピング手段42bと、ス
キャンポイントのグルーピングに基づきスキャンアドレ
スを割り付けるスキャンアドレス割付手段42cと、割り
付けされたスキャンアドレスに相当する回路部分をトレ
ースしながらゲートおよびピンにトレース通過マークを
付けるスキャン回路トレース手段42dと、使用スキャン
アドレスに対応した回路部分のマーク付けされた部分を
ゲート配置情報とともに抽出するスキャン回路抽出手段
42eと、スキャン回路なしLSI31の各接続端子と抽出され
たスキャン回路33の対応する接続端子を接続するスキャ
回路接続手段42fと、スキャン回路なしLSI31に接続され
たスキャン回路33内の各ゲートをゲート配置情報をもと
に配置するスキャン回路配置手段42gとを備える。

スキャン回路ライブラリ43には、１つのLSI31内に割り
当てられたスキャン・アドレスがすべて使用されたとき
を想定し、しかもすべてのスキャンポイントがそのLSI3
1内で一様に分布していることを仮定したランダムアク
セススキャン方式の診断容易化回路をファンアウト制限
および線長制限を満たすように設計して、その診断容易
化回路におけるスキャン回路33の回路情報を、このスキ
ャン回路33の中の各ゲートの配置情報とともに格納して
おく。

また、このスキャン回路ライブラリ43には、どのスキャ
ンアドレスが使用された時にはどの入力ピンまた出力ピ
ンからスキャン回路33をバックトレースまたはフォワー
ドトレースすればよいかを示す情報（トレース開始ピン
対応表）が格納され、各スキャンアドレスに対応したト
レース開始ピン対応表を参照しながら、割り当てられた
スキャンアドレに相当する回路部分をトレースできるよ
うにする。

スキャン回路ライブラリ43に格納されるスキャン回路33
は、第７図に示すように、スキャンアドレスが８ビット
で、対象とするLSI31を４つの領域に分割した場合にお
けるものとし、すでにファン・アウト制限は満たされ、
またLSI31内のある領域に対しては、ある範囲のスキャ
ンアドレスを分配するというように設定すれば、制限線
長が満たされるように準備されているものとする。

SLI31の分割領域名は、第８図に示すように、Q0領域、Q
1領域、Q2領域、およびQ3領域とする。

各領域内におけるグループ分けされた場合のグループ番
号は、第９図に示すように、Q3領域におけるスキャンポ
イントのなかで最も角３に近いスキャンポイントａを第
一グループ０とし、スキャンポイントａに一番近いスキ
ャンポイントから順に、LSI31内の配置位置におけるス
タナイ木の線長が制限線長範囲内になるような８個以内
のスキャンポイントを選定して同一の第一グループへ組
み込む。このようなスキャンポイントの選定法に従って
形成した全ての第一グループについて、第一グループ０
に近い順に第一グループ１、グループ２、…第一グルー
プｎとグループ番号を付け、全ての第一グループを対象
に物理的距離の近さを基準にさらにグルーピングして、
最大第二グループ０、１を作成する。

スキャン回路配置手段42gにおいて、利用されるスキャ
ン回路33の各ゲートが配置されるべき位置の情報は、第
10図に示すように、QUAD0〜QUAD3、CTR、ANYの６種類の
配置位置を設定し、QUAD0〜QUAD3はそれぞれQ0〜Q3領域
内、CTRは中心部分領域、ANYはLSI内任意領域の場合と
する。

第７図中のスキャン回路の入力端子に付けられた信号名
SADDR0〜７はLSI外部からくる８ビットのスキャンアド
レスで、信号名SIはLSI外部からくるスキャンインで、
出力端子に付けられた信号名SOはLSI外部へ出されるス
キャンアウトとする。

また、スキャンアウト収集部分、スキャンイン分配部
分、Ｘ−アドレス分配部分およびＹ−アドレス分配部分
には、それぞれQq−SOx−ｙ、Qq−SIx、Qq−XxおよびQq
−Yy−ｇという信号名を付け、これらはすべて当該LSI3
1のスキャンポイントの対応する端子に接続されるもの
とする。

ここでｑは、第８図に示される４つの領域に分割された
LSI31のそれぞれの領域Q0、Q1、Q2およびQ3領域を呼ぶ
場合の、各種域を示す数字であり、ｘは各領域内におけ
るグループ分けされた場合の第一グループ番号、ｙは各
領域内におけるグループ分けされた場合の第一グループ
内での番号、ｇは各領域内におけるグループ分けされた
場合の第二グループ番号とする。この第一グループ番号
および第二グループ番号は、スキャン回路付加処理にお
けるスキャンポイントグルーピングで決定される。

この図において、ゲートａ、ゲートｂ、ゲートｃ、ゲー
トｄで示すものは、それぞれ配置位置QUAD0、CTR、AN
Y、YNYの配置情報を持つものとする。

このスキャン回路33におけるスキャン方式は、スキャン
アドレスｍ＝（＝８）ビットのデコードの方法が、Ｘ方
向とＹ方向のほかにＱ方向という３次元方向にデコード
し、Ｑ方向のデコード信号は各スキャン機能付ラッチ31
bに入るスキャンインPR信号を制御し、また、このスキ
ャンインPR信号をLSI外部からSI信号として直接供給す
るランダムアクセススキャン方式のものである。

このような実施例によりスキャン回路を自動発生させる
には、以下のような処理手順になる。

スキャン回路付きLSIの回路情報生成手段45によりスキ
ャン回路なしLSIの回路情報格納手段41からスキャン回
路なしLSI31の回路情報が呼び出されるとともにスキャ
ン回路付加手段42が起動されると、まずスキャンポイン
ト抽出手段42aを動作させて、スキャン回路なしLSI31の
回路情報の中に含まれている各論理素子が持つべき機
能、各論理素子が持つ入出力ピン、各論理素子の配置位
置、各論理素子の識別名、または各論理素子が持つ入出
力ピンのそれぞれに対する識別名および機能等の情報か
ら、スキャン機能を持つラッチ31bを一つずつ識別しな
がら、このラツチ31bの識別名、配置位置、スキャン機
能に関係する入出力ピンに対する情報等を取り出す（処
理51）。このうちスキャン機能に関係する入出力ピンに
対する情報には、このピンがどのラッチの入出力ピンか
を示す情報、このピンがどのような機能的意味を持つか
を示す情報、およびこのピンの識別名を含む。

次にスキャンポイントグルーピング手段42bを動作させ
て、第９図に示す方法により、まず、Q3の領域における
スキャンポイントのなかで最も角３に近いスキャンポイ
ントａを第一グループの第一グループ０とし、次にスキ
ャンポイントａに一番近いスキャンポイントｂも、仮に
第一グループ０に加えて、第一グループ０に属するすべ
てのスキャンポイントについて、LSI31内の配置位置に
おけるスタナイ木を作り、その木の線長が制限線長範囲
内であれば、いま選んだスキャンポイントｂを正式に第
一グループ０に加える。その次にスキャンポイントａに
近いスキャンポイントｃ（図示せず）についても同様の
ことを行い、第一グループ０内のスキャンポイントの総
数が８個を超えない範囲で同様の処理を行う。

もし、スキャンポイントｂを加えた第一グループ０のス
タイナ木の線長が制限線長範囲を超えた場合には、仮に
加えた第一グループ０にスキャンポイントｂを正規に加
えることをやめて第一グループ１に加え、このスキャン
ポイントｂに近い他のスキャンポイントｃを選び、仮に
第一グループ１に加えて、同様の処理を繰り返す。

こうして、Q3の領域のすべてのスキャンポイントが第一
グループの全体に属した後、第一グループを距離的に近
いものでグルーピングして２つの第二グループ（第二グ
ループ０、第二グループ１）を作る。

また、各スキャンポイントは第一グループに属する各第
一グループ0,…，第一グループｎに加えられた順に、0,
1,…,x（≦７）と各グループ内における番号を付ける。

こうして、Q3の領域のすべてのスキャンポイントには、
領域番号ｑ、第一グループ番号ｘ、第一グループ内での
スキャンポイント番号ｙ、および第二グループ番号ｇが
与えられる。

この処理を残りの３つの領域のすべてのスキャンポイン
トについても行う。

この処理では、第一グループに属するスキャンポイント
の総数は８個を超えないとしたが、これは、１つのゲー
トのファン・アウト制限が８個以内という仮定に基づ
く。

一般には、１つのゲートのファンアウト制限は任意でよ
く、その場合はスキャン回路ライブラリ43に格納される
スキャン回路33をそれに合わせて作成し、スキャンポイ
ントのグルーピングにおいて、第一グループに属するこ
とができるスキャンポイントの上限をファンアウト制限
の数と同数にすればよい。

このような処理によるスキャンポイントのグルーピング
が終了した後、スキャンアドレスの割付手段42cを動作
させて、各スキャンポイントには、ｑ×2⁶＋ｘ×2³＋ｙ
というスキャンアドレスが割り付けられる。

ここで、ｑは領域番号（０〜３）、ｘは第一グループ番
号（０〜７）、ｙは第一グループ内の番号（０〜７）で
ある。

このとき、各スキャンポイントには、ｑ、ｘ、ｙ、およ
び第二グループ番号ｇを用いて、スキャン回路33の入出
力端子と接続するための回路網名を付与する。

各スキャンポイントのスキャンイン入力端子にはQq−SI
x、スキャンアドレスＸ入力端子にはQq−Xx、スキャン
アドレスＹ入力端子にはQq−Yy−ｇ、スキャンアウト出
力端子にはQq−SOx−ｙという回路網名を付与すること
により、スキャン回路33の入出力ピンに付けられた回路
網名と対応し、後述のスキャン回路接続において、同じ
ネット名をもつピン同志を接続することにより容易に回
路接続することができるようになる。

このようなLSI31内の各スキャンポイントへのスキャン
アドレス割付処理により、スキャン回路ライブラリ43に
各ゲートが配置されるべき位置の情報を予め持っている
ため、後述のスキャン回路抽出で各ゲートに対する配置
情報も取り出されて、後述のスキャン回路配置において
参照されるから、制限線長が満足できるようになる。

割付け処理後、スキャン回路トレース手段42dを動作さ
せ、スキャン回路ライブラリ43から呼び出したスキャン
回路33の回路情報における不要な回路部分を取り除くこ
とを目的として、使用された各スキャンアドレスに対応
してスキャンポイントの各ピンに付与された回路網名と
同じ回路網名をもつ入力ピンまたは出力ピンをスキャン
回路33において探しだし、そこからバックトレースまた
はフォワードトレースを行ってゲートおよびピンにトレ
ース通過マークを付けてゆく。

１つの使用されたスキャンアドレスが与えられたとき、
そのスキャンアドレスにより第二グループ番号とともに
スキャン回路33のどのピンからトレースを開始するか
を、ある一定の法則によって決める。

例えば、スキャンアドレスが199で第二グループ番号１
の場合、199は３×2⁶＋０×2³＋７に等しいので、領域
番号ｑが３、第一グループ番号ｘが０、第一グループ内
番号ｙが７、そして第二グループ番号ｇは１となる。従
って、このスキャンポイントのスキャンイン入力の回路
網名はQ3−SI0であり、スキャンアドレスＸ入力はQ3−X
0であり、スキャンアドレスＹ入力はQ3−Y7−１であ
り、スキャンアウト出力はQ3−SO0−７となり、スキャ
ン回路33において同じ回路網名をもつピンを見つけて、
そこからバックトレースまたはフォワードトレースをし
て各ゲートおよびピンにトレース通過マークをつける。

実際的な運用上の観点から、スキャン回路ライブラリ43
には、スキャンアドレスと第二グループ番号の組に対し
て、スキャン回路33上におけるトレースすべき開始ピン
位置を、表（トレース開始ピン対応表）として持たせて
いる。

このトレースの手順としては、第７図において、例えば
スキャンアドレス199に対応したトレース開始ポイント
のうちの２つであるQ3−SO0−７およびQ3−S17の回路網
名をもつピンからそれぞれフォワードトレースおよびバ
ックトレースを行うとすると、スキャン回路33の使用部
分として必要な回路部分のうち、（第７図中の）ピンａ
にトレース通過マークがつかないため、接続ａの部分が
スキャン回路抽出の際に抽出されないことになる。

そこで、このようなことが生じないようにするため、ス
キャン回路ライブラリ43からスキャン回路33の回路情報
を読み出し、スキャン回路モデルを作成した時点でスキ
ャンアドレス入力全ピンSADDR0〜７からフォワードトレ
ースして通過した入力ピンにのみアドレスマークをつけ
ておく。

トレース通過マークを付与するためのフォワードトレー
スの時には、各ゲートの入力ピン通過の際、同じゲート
の他の入力ピンにアドレスマークがあった場合に、そこ
からバックトレースを並行して行い、トレース通過マー
クを付与することにより、すべての必要なスキャン回路
部分にトレース通過マークが付与される。

こうしたスキャン回路トレース完了後、スキャン回路抽
出手段42eを動作させてスキャン回路抽出を行い、引続
きスキャン回路接続手段42fを動作させて抽出したスキ
ャン回路33と診断容易化回路なしLSI31との対応するピ
ンを接続させ、さらにスキャン回路配置手段42gを動作
させて、スキャン回路抽出の際にスキャン回路33の回路
情報とともに取りだされたゲート配置情報を基にして、
一般のフロアプランを用いたスキャン回路配置を行う。

フロアプランによるスキャン回路配置では、まずLSI全
体を一つの大きなフロアとみなして、その全体を幾つか
の小フロアに分割する。一般的なフロアプランでは各フ
ロアどうしは重ならないように定義するのが普通である
が、ここでは第10図に示すように、配置の自由度が拡が
るため配置し易くなる、重なりのある６つの小フロアAN
Y、CTR、QUAD0、QUAD1、QUAD2、QUAD3にする。

つぎに、この分割された各小フロアANY、CTR、QUAD0、Q
UAD1、QUAD2、QUAD3の、どのフロアに配置するべきかを
ゲート配置情報格納手段44に格納されているゲート配置
情報に基き確定し、各小フロアにスキャン回路33の各ゲ
ートを初期配置する。

初期配置後、各回路網の総線長が設計条件で規定された
制限内になるように各ゲートをそれぞれのフロア内で配
置改善を行う。

このようにして各回路網の総線長を制限線長内に納めた
配置をした後、その回路情報をスキャン回路付きLSIの
回路情報格納手段46に格納し、その回路情報を必要に応
じて取り出せるようにする。

スキャン回路付きLSIの回路情報生成手段45がスキャン
回路付きLSIの回路情報格納手段46にスキャン回路付きL
SI35の回路情報を格納した後、回路評価手段47を起動さ
せ、スキャン回路付きLSIの回路情報格納手段46から回
路情報を読み出し、この回路情報の中の１入力１出力の
ゲートを対象にして、このゲートを削除し、その削除し
たゲートの入力端と出力端を直接接続した場合において
も、その新しい回路網が設計条件（ファン・アウト数制
限、線長制限など）を守っているかどうかを評価する。

設計条件に違反しない場合には、冗長回路削除手段48に
より、そのゲートを冗長回路として自動的に削除させ
る。

冗長回路を削除させるには、まず、論理を反転しない１
入力１出力のゲートとして使用されている場合、このゲ
ートを取り外し、このゲートの入力端子と出力端子を直
接に接続して、入力側の回路網と出力側の回路網を一体
にした回路網を形成させる。そして、この一体にした回
路網について、ファンアウト数制限、ワイアドット数制
限、または線長制限など、回路網についての設計条件が
守られているかチェックする。設計条件が守られている
場合には、そのゲートを冗長回路として正式に取り外
し、反対に、設計条件が守られていない場合には、その
ゲートを冗長回路とみなさず、取り外さずに共の状態に
戻す。

以上説明したように、本発明によれば、ランダムアクセ
ススキャン方式の故障診断を採用するLSIを設計する場
合、論理設計者は設計・付与すべき診断容易化回路を設
計する必要がなくなり、本発明のシステムが自動的に発
生・付与してくれる。

この自動化により、LSIの開発期間短縮および開発費削
減という効果、さらには診断容易化回路の設計条件違反
による診断容易化回路の修正という手戻りがなくなるこ
と論理設計者の手で設計されたときのような診断容易化
回路の独特の多様性のないすべてのLSIにおいて均一な
診断容易化回路となるため故障診断パターン自動発生シ
ステムも効率的に故障診断パターンを発生できること、
さらに自動発生される診断容易化回路はスキャン回路ラ
イブラリ43内に用意されたものをベースにするため、診
断容易化回路の総ゲート数の最小化や制限線長を満たす
ための回路設計における論理設計者のノウハウをこのス
キャン回路ライブラリに格納される診断回路に事前に盛
り込めるために、論理設計者が設計したのと同程度品質
以上のものを発生できることなどの効果があり、LSI開
発の際の生産性・経済性・高品質化に寄与するところが
大きい。

この実施例ではスキャンアドレスが８ビットの場合を示
しているが、任意ビットのスキャンアドレスに対して同
様のスキャン回路をスキャン回路ライブラリに用意する
ことができ、同様にしてスキャン回路なしLSIにスキャ
ン回路を付加することができる。この場合、スキャンア
ドレスのビット数が多くなればなるほど、スキャンアド
レスのデコードの方法、ファンアウトの取り方、パワー
リング用ゲートの挿入の方法など、スキャン回路を用意
する際に人間のノウハウが盛り込まれることになる。

このようにランダムアクセススキャン回路の自動発生シ
ステムの実施例を示したが、第11図の（処理51）から
（処理58）の流れ、特にスキャン回路ライブラリを用い
た回路の自動発生システムは、クロック系回路や、その
他の診断容易化回路の自動発生システムにも適用可能で
ある。

〔発明の効果〕

以上のように本発明では、診断容易化回路なしLSIにラ
ンダムアクセススキャン方式の診断容易化回路を完全に
自動で設計して付加することができ、ランダムアクセス
スキャン方式の故障診断を採用するLSIを設計する場
合、論理設計者は設計・付与すべき診断容易化回路を設
計する必要がなくなり、LSIの開発期間短縮および開発
費削減が実現でき、LSIの生産性および経済性が向上
し、さらにLSIの高品質化が実現できる。

【図面の簡単な説明】

第１図は、本発明による診断容易化回路自動発生システ
ムを示す構成図、 第２図は、本発明の診断容易化回路付きLSIの回路情報
生成手段による処理を示す流れ図、 第３図は、実施例による診断容易化回路なしLSIを示す
構成図、 第４図は、実施例によるスキャン回路の接続端を示す構
成説明図、 第５図は、実施例による診断容易化回路付きLSIを示す
構成図、 第６図は、実施例によるスキャン回路自動発生システム
を示す構成図、 第７図は、実施例におけるスキャン回路ライブラリに格
納されるスキャン回路を示す構成説明図、 第８図は、実施例によるLSIにおけるQ0、Q1、Q2、Q3、
の定義を示す領域説明図、 第９図は、実施例によるスキャンポイントグルーピング
の方法を示す拡大領域説明図、 第10図は、実施例によるLSIにおける配置情報の定義を
示す領域説明図、 第11図は、実施例によるスキャン回路自動発生システム
を示す流れ図、 第12図は、従来のスキャン機能付きラッチの例を示す構
成図、 第13図は、従来のランダム・アクセス・スキャン方式の
構成図。 11……診断容易化回路なしLSIの回路情報格納手段 12……診断容易化回路付加手段 13……診断容易化回路ライイブラリ 14……ゲード配置情報格納手段 15……診断容易化回路付きLSIの回路情報生成手段 16……診断容易化回路付きLSIの回路情報生成手段 17……回路評価手段 18……冗長回路削除手段

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8832−4Ｍ Ｈ０１Ｌ 21/82 Ｔ

Claims (2)

【特許請求の範囲】
1. 【請求項１】診断容易化回路なしLSIの回路情報を格納
   しておく診断容易化回路なしLSIの回路情報格納手段（1
   1）と、 該診断容易化回路なしLSIの回路情報格納手段に格納さ
   れている回路情報に対して診断容易化回路の回路情報を
   付加する診断容易化回路付加手段（12）と、 前記診断容易化回路なしLSI内に割り当てられたスキャ
   ンアドレスが全て使用された場合を想定してランダムア
   ドレススキャン方式による診断容易化回路の回路情報を
   格納しておく診断容易化回路ライブラリ（13）と、 診断容易化回路内の各ゲートの配置情報を格納するゲー
   ト配置情報格納手段（14）と、 前記診断容易化回路付加手段を起動して前記診断容易化
   回路ライブラリから最適な診断容易化回路の回路情報を
   取り出し、該回路情報を前記ゲート配置情報に基き前記
   診断容易化回路なしLSIの回路情報に付加した回路情報
   を生成させる診断容易化回路付きLSIの回路情報生成手
   段（15）と、 該診断容易化回路付きLSIの回路情報生成手段により生
   成された回路情報を格納させる診断容易化回路付きLSI
   の回路情報格納手段（16）と、 を備えたことを特徴とするLSI用診断容易化回路自動発
   生システム。
2. 【請求項２】診断容易化回路なしLSI内に割り当てられ
   たスキャンアドレスがすべて使用され、かつ全てのスキ
   ャンポイントが前記LSI内において一様に分布している
   ランダムアクセススキャン方式の診断容易化回路をファ
   ンアウト制限および線長制限を満たすように設計して、
   該診断容易化回路の回路情報を当該回路中の各ゲートの
   配置情報とともに予め診断容易化回路ライブラリ（13）
   並びにゲート配置情報格納手段（14）に格納しておき、
   診断容易化回路付きLSIの回路情報生成手段（15）によ
   り診断容易化回路付加手段（12）を起動して、前記LSI
   内の各スキャンポイントを抽出し、ある一定の狭い領域
   内にあるものをグルーピングしながら前記診断容易化回
   路ライブラリの配置情報に合ったスキャンアドレスを割
   り当て、該割り当てられたスキャンアドレスに相当する
   回路部分をトレースするとともにゲートおよびピンにト
   レース通過マークを付け、トレース完了後に全ての使用
   スキャンアドレスに対応した診断容易化回路部分として
   前記トレース通過マークのついた部分を抽出して、診断
   容易化回路および前記LSI内でのゲート配置情報を生成
   し、該生成した診断容易化回路と前記LSIとを接続し、
   該接続させた診断容易化回路を当該ゲート配置情報に基
   き自動配置することを特徴とする診断容易化回路自動発
   生方法。