JPH038200A - 半導体記憶装置における不良ビット救済回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は半導体記憶装置における不良ビットを救済す
るための回路構成の改良に関する。

［従来の技術］ 一般に、半導体記憶装置においては、歩留り等の観点か
ら不良ビットを救済するためにメモリセルアレイに冗長
ロウ（行）および冗長カラム（列）を設けることが行な
われる。

第１５図に冗長ビット構成を有する従来の半導体記憶装
置の全体の概略構成を示す。

第１５図を参照して従来の半導体記憶装置は、ｎ行目列
に配列された複数個のメモリセルＭＣを有するメモリセ
ルアレイ１を含む。このメモリセルアレイ１には、各々
に１行のメモリセルが接続されるｎ本のロウＲ１〜Ｒｎ
と、各々に１列のメモリセルが接続されるｎ本のカラム
Ｃ１〜Ｃｎが配設される。さらに不良ビットを救済する
ために、冗長ロウＳＲおよび冗長カラムＳＣがメモリセ
ルアレイ１の所定の位置（第１５図においては第１行目
および第ｎ＋１列目）に設けられる。

ロウＲ１〜Ｒｎはそれぞれロウデコーダ３の出力信号＆
！ｊｉＸ１〜Ｘｎに接続される。ロウデコーダ３は外部
から与えられるＸアドレス信号（ロウアドレス信号）Ａ
Ｏ−Ａｋをデコードしその出力信号線Ｘ１〜Ｘｎのいず
れか１本を活性化する。

カラム０１〜Ｃｎはそれぞれカラムデコーダ６の出力信
号線Ｙ１〜Ｙｎに接続される。カラムデコーダ６は、外
部から与えられるＹアドレス信号（カラムアドレス信号
）８０〜８ｍをデコードし出力信号線Ｙ１〜Ｙｎのいず
れか１本を選択してその選択された出力信号線を活性化
する。カラムデコーダ６の出力信号線Ｙ１〜Ｙｎは、カ
ラムＣ１〜Ｃｎをカラムデコーダ６の出力信号に応答し
て共通データ線（図示せず）に選択的に接続するために
列選択ゲート９０ａ、９０ｂのゲートへ与えられる。カ
ラム選択ゲート９０ａはカラムＣｊ（ｊ−１〜ｎ）のビ
ット線ＢＬｊを共通データ線へ接続し、カラム選択ゲー
ト９０ｂはカラムＣｊの相補ビット線ＢＬｊを相補共通
データ線へ接続する。このカラム選択ゲート９０ａ、９
０ｂからなるゲートのグループは列選択ゲート９を構成
する。カラムデコーダ６の出力信号はヒユーズｆ１〜ｆ
ｎを介して列選択ゲート９へ伝達される。ヒユーズｆ１
〜ｆｎはたとえばレーザ光線などにより溶断可能である
。ヒユーズ溶断時にこの溶断されたヒユーズに接続され
るカラムゲート９０ａ。

９０ｂのゲート電位を接地電位レベルに保持するために
高抵抗ｒがヒユーズｆ１〜ｆｎの各々と並列に設けられ
る。

不良ビット（メモリセル）を含むロウを救済するために
、プログラム回路３０．スペアロウデコーダ３１および
スペアロウドライバＳＸＤが設けられる。この構成の一
例は例えば１９８２　１ＥＥＥ　　ｌ５ＳＣＣダイジェ
スト・オブ・テクニカル・ベーバーズ　１９８２年２月
の第２５２頁ないし第２５３頁にスミス等により開示さ
れている。プログラム回路３０は不良ビットを含むロウ
のアドレスを記憶する。通常プログラム回路３０は、ロ
ウデコーダ３を構成する車位置ウデコード回路と同様の
構成を有しその不良ビットを含むロウのアドレスを記憶
するにはレーザ光線によりヒユーズを溶断することによ
り行なわれることが多い。スペアロウデコーダ３１は、
プログラム回路３０からの活性化信号に応答してロウデ
コーダ３を不活性状態とする信号ＮＥＤを出力するとと
もに、スペアロウ選択信号を出力する。ロウドライバＳ
ＸＤはスペアロウデコーダ３１からのスペアロウ選択信
号に応答してスペアロウＳＲを駆動し、このスペアロウ
ＳＲを選択状態にする。

スペアカラム（冗長カラム）ＳＣを選択するために、プ
ログラム回路６１およびスペアカラムデコーダ６０が設
けられる。プログラム回路６１は不良ビットを含むカラ
ムのアドレスを記憶し、外部からのＹアドレス信号ＢＯ
〜Ｂｍがこの不良ビットを含むカラムを指定していると
きに活性化信号を出力する。スペアカラムデコーダはプ
ログラム回路６１からの活性化信号に応答してスペアカ
ラムＳＣを選択する信号を出力する。次に動作について
説明する。

まず不良メモリセルが存在しないときの動作について説
明する。ロウデコーダ３は外部から与えられるＸアドレ
ス信号ＡＯ〜Ａｋをデコードし、ロウＲ１〜Ｒｎのいず
れかを選択する信号を出力信号線Ｘ１〜Ｘｎのうちのい
ずれか１本に出力する。これによりロウＲｉ（選択ロウ
がＲ４とする）の電位が立上がり、ロウＲｉが選択状態
となる。

これにより、この選択ロウＲｉに接続されるメモリセル
ＭＣの情報が各カラムＣ１〜Ｃｎに読出される。続いて
カラムデコーダ６からのＹアドレスデコード信号に応答
して出力信号線Ｙ１〜Ｙｎのうちのいずれか１本の信号
電位が立上がる。今、選択されるカラムをＣｉとする。

このとき、カラムデコーダ６の出力信号ｖＡＹｉの電位
が立上がり、カラム選択ゲート９０ａ、９０ｂがオン状
態となりカラムＣ４が共通データ線に接続される。この
後、この選択されたロウＲｉと選択されたカラムＣｉの
交点に位置するメモリセルに対するデータの読出しまた
は書込みが行なわれる。

今、ロウＲｉに接続されるメモリセルのうちに不良メモ
リセルが存在したとする。この不良メモリセルの存在・
不存在は半導体記憶装置装置の機能テストにより発見さ
れる。まずこのとき不良が存在するロウＲｉのアドレス
がロウ救済用のプログラム回路３０に書込まれる。この
プログラム回路３０へのアドレスの書込みは前述のごと
く通常レーザによりヒユーズを切断することにより行な
われる。外部から与えられるＸアドレス信号ＡＯ〜Ａｋ
がこのロウＲｉを指定すると、プログラム回路３０が活
性化され、スペアロウデコーダ３１が動作する。動作状
態のスペアロウデコーダ３１は、スペアロウドライバＳ
ＸＤを介してスペアロウＳＲを選択状態とするとともに
信号ＮＥＤを活性化し、これによりロウデコーダ３を非
活性化する。これにより不良メモリセルを含むロウＲｉ
がスペアロウＳＲに置換され、ロウＲｉに対する救済が
行なわれる。

次に、カラムＣ１に不良メモリセルが存在した場合を考
える。この場合、ロウ救済と同様にして、カラム救済用
のプログラム回路６１に不良メモリセルを含むカラムＣ
ｉのアドレスがたとえばヒユーズの切断によって書込ま
れる。このとき不良メモリセルを含むカラムＣｉを選択
するための出力信号線Ｙｉに接続されるヒユーズｆｉも
切断され、カラムデコーダ６からこの不良カラムＣｉが
切り離される。これにより不良メモリセルを含むカラム
Ｃｉは常に非選択状態となる。外部から与えられるＹア
ドレス信号がカラムＣｉを指定するとプログラム回路６
１を介してスペアカラムデコーダ６０が動作し、スペア
カラムＳＣが選択される。

これにより不良メモリセルを含むカラムＣｉはスペアカ
ラムＳＣに置換され、不良カラムＣｔに対する救済が行
なわれる。

［発明が解決しようとする課題］ 従来の半導体記憶装置における不良ビット救済回路は、
上述のように構成されておりプログラム回路、スペアロ
ウデコーダ、スペアカラムデコーダ等の回路を必要とし
、チップ面積の増大をもたらすという問題があった。ま
た、プログラム回路におけるアドレスのプログラムは通
常ヒユーズの切断により行なわれるが、前述の文献に一
例として示されるようにこのプログラム回路に含まれる
ヒユーズの数は多く、不良ロウまたはカラムをプログラ
ムするためのヒユーズの切断回数が多く、この際、不良
ロウまたはカラムのプログラムは各チップごとに行なわ
れるシステムであるため救済作業におけるスルーブツト
の低下およびヒユーズ切断箇所の誤りなどが生じやすく
、救済成功率が低化し、半導体記憶装置の歩留りが低下
するという問題があった。

さらに、不良ロウが選択されたときのロウ救済時におい
てはスペアロウデコーダからの信号ＮＥＤによりロウデ
コーダが非活性化される。すなわち、ロウデコーダは一
旦活性化された後信号ＮＥＤに応答して非活性化される
ので、不良メモリセル（ビット）を含むロウも一旦選択
されることになる。このような不良ビットを含むロウの
選択状態の及ぼす影響を防止するためには選択ロウの信
号電位が確定した後に、選択メモリセルを共通データ線
へ接続する必要がありアクセス時間が増大するという問
題があった。

この発明の目的は上述のような従来の半導体記憶装置の
ロウおよびカラム救済回路構成の有する欠点を除去する
改良された不良ビット救済回路を提供することである。

この発明の他の目的は、ロウまたはカラム救済作業にお
けるスルーブツトおよび救済成功率を改善することので
きる不良ビット救済回路を提供することである。

この発明のさらに他の目的は、アクセス時間を短縮する
ことのできる不良ビット救済回路を提供することである
。

この発明のさらに他の目的は、不良ロウおよびカラム救
済のためのヒユーズ切断箇所を減少し容易かつ正確にロ
ウまたはカラム救済を行なうことのできる不良ビット救
済回路を提供することである。

［課題を解決するための手段］ この発明に係る半導体記憶装置の不良ビット救済回路は
、要約して言えば、ｎ本のロウまたはカラムデコーダ出
力信号線に対し少なくとも（ｎ＋１）本の行線（ロウ）
または列線（カラム）を設け、このデコーダ回路出力信
号線と行または列線との間に選択手段を設ける。この選
択手段は、１本のデコーダ回路出力信号線を複数の行ま
たは列線へ択一的に接続するものである。この接続手段
の接続態様を規定するために規定回路が設けられる。こ
の規定回路は、デコーダ回路出力信号線が不良ビットを
含む行または列線を除いて連続的に隣接する行または列
線へ１対１対応で接続されるように接続回路の接続態様
を規定する。

より具体的に言えばこの発明に係る半導体記憶装置の不
良ビット救済回路は、ｎ本の出力信号線を有するデコー
ダ回路の各々の出力信号線を隣接する２本の行または列
線のいずれか一方へ選択的に接続する選択手段を備える
。この選択手段はスイッチング手段により構成されてお
り、不良ビットを含む行または列線に対応するデコーダ
回路出力信号線を含む出力信号線の第１の組と残りの出
力信号線の第２の組とにおいてこのスイッチング手段の
接続経路が異なるように規定回路がその接続態様を規定
する。

この発明による第２の不良ビット救済回路は、上述の選
択手段が複数段縦続接続された構成を備える。

この発明に従う第３の不良ビット救済回路は、０本のデ
コーダ回路出力信号線と（ｎ＋２）本の行または列線と
の間に設けられた選択手段を含む。

この選択手段は、デコーダ回路の一方側から数えて１番
目の出力信号線Ｘｉ　　（Ｙｉ）をこの−力価と同じ側
から数えて１番目または（ｉ＋１）番目の行または列線
のいずれかへ接続する。不良ビットが存在しない場合に
は選択手段は工ないしｎ番目のデコーダ回路出力信号線
が１ないしｎ番目の行または列線にそれぞれ接続する。

選択手段は、ｉ番目の行または列線に不良メモリセルが
存在する場合には、１ないしく１−１）番目のデコーダ
出力信号線をそれぞれ上ないしく１−１）番目の行また
は列線に接続し、ｉないしｎ番目のデコーダ回路出力信
号線を（ｉ＋１）〜（ｎ　＋　１−　）番目の行または
列線にそれぞれ接続する。この接続の切換えは単に各ス
イッチング手段における接続経路を逆転することにより
行なわれる。

この発明の第４の不良ビット救済回路は０本のデコーダ
回路出力信号線と＜ｎ　＋　２）本の行または列線との
間に配設された選択回路を含む。この選択回路の各々は
デコーダ回路出力信号線の各々に対応して設けられるス
イッチング手段を含む。

このスイッチング手段はデコーダ回路の一方側から数え
てｉ番目の出力信号線を１番ｌ］の行または列線と（ｉ
　＋　２　）番目の行または列線へ択一的に接続する。

この選択手段の接続経路を規定するために規定回路が設
けられる。この規定回路は、１番目の行または列線およ
び（ｉ＋１）番目の行または列線に不良メモリセルが存
在する場合、ｉ番目のデコーダ回路出力信号線からｎ番
目のデコーダ回路出力線の各々に接続されるスイッチン
グ手段の接続経路が１ないしく１−１）番目の出力信号
線に接続されるスイッチング手段の接続経路ヒ相反する
ように設定する。

この発明の第５の不良ビット救済回路は、０本の出力信
号線を有するデコーダ回路と（ｎ＋２）本の行または列
線との間に配設される選択回路を含む。この選択回路は
、１本のデコーダ回路出力信号線を連続して隣接する３
本の行または列線へ択一的に接続するスイッチング手段
を含む。規定回路はｊ番目の行または列線に不良ビット
が存在する場合、この不良ビットに対応するデコーダ回
路出力信号線を含む第１の出力信号線の組と残りの出力
信号線の組とにおいてそのスイッチング手段の接続態様
を切換える。さらにこの規定回路は第１の出力信号線の
組において含まれる出力信号線に接続されるｊ番目の行
または列線に不良メモリセルが存在する場合、この不良
行または列線に対応する出力信号線を含む第３の出力信
号線の組と残りの信号線との組においてその接続態様を
切換える。この第３の組におけるスイッチング手段の接
続態様とこの第１の出力信号線の組における残りの出力
信号線の組のスイッチング手段の接続態様と、第１の組
に含まれない出力信号線におけるスイッチング手段の接
続態様とはすべて異なる。

規定手段は好ましくは直列に各スイ・ンチング手段対応
に設けられたヒユーズを含む。

［作用］ 各スイッチング手段は不良ビットを含む行または列線を
除いて連続する行まｔ；は列線に各々デコーダ回路出力
信号線を１対１対応で接続する。

このスイッチング手段の接続態様の切換えは規定手段に
より各スイッチング手段の絹ごとに対しそれぞれ接続態
様を異ならせるだけてあり、この規定回路がヒユーズを
含む場合には最低］藺でスイッチング手段の接続態様を
切換えることができ、不良ロウまたはカラムに対する救
済におけるヒユーズ切断回数を大幅に低減し、容易かつ
正確にかつ迅速に不良ロウまたはカラムに２＝１する救
済を行なうことができる。

またこの構成においては選択手段はデコーダ回路とメモ
リセルアレイの行または列線との間に設けられているだ
けであり、不良ピントを含む行または列線がロウまたは
カラムデコーダ回路と切り離されているため、不良メモ
リセルを含む行または列線が一旦選択されることはなく
、アクセス時間が増大することはない。

［発明の実施例］ 第２図にこの発明の一実施例である半導体記憶装置の全
体の概略構成を示す。第２図を参照して、半導体記憶装
置は、メモリセルが行および列からなるマトリクス状に
配列されたメモリセルアレイ１を含む。このメモリセル
アレイ１は、後に詳細に説明するが、その位置が固定さ
れない冗長ロウおよび冗長カラムを含む。このメモリセ
ルアレイ１の行を選択するために、ロウアドレスバッフ
ァ２　ロウデコーダ３およびロウ救済回路４が設けられ
る。ロウアドレスバッファ２は、外部から与えられるロ
ウアドレス信号ＡＯ−Ａｋを受け、内部ロウアドレス信
号を発生する。ロウデコーダ３は、ロウアドレスバッフ
ァ２からの内部アドレス信号をデコードし、メモリセル
アレイ１の対応のロウを選択し、この選択されたロウへ
活性化信号を伝達する。ロウ救済回路４は、ロウデコー
ダ３出力部とメモリセルアレイ１のロウとの間に設けら
れ、不良ロウが常に非選択状態となるように、ロウデコ
ーダ３出力をメモリセルアレ１の各ロウへ伝達する。

メモリセルアレイ１のカラムを選択するために、カラム
アドレスバッファ５、カラムデコーダ６、カラム救済回
路７、センスアンプ＋Ｉ１０ブロック８、カラム選択ゲ
ート９が設けられる。カラムアドレスバッファ５は外部
から与えられるカラムアドレス信号ＢＯ〜Ｂｍを受け、
内部カラムアドレス信号を発生する。カラムデコーダ６
は、カラムアドレスバッファ５からの内部カラムアドレ
ス信号をデコードし、メモリセルアレイ１の対応のカラ
ムを選択する信号を発生する。カラム救済回路７は、不
良カラムを常に非選択状態とし、かつカラムデコーダ６
の出力をカラム選択ゲート９へ伝達する。カラム選択ゲ
ート９は、カラム救済回路７から伝達された選択信号に
応答し、メモリセルアレイ１のうちの対応のカラムをブ
ロック８の共通データ線へ接続する。ブロック８に含ま
れるセンスアンプは、この選択されたカラムの情報を増
幅する。

データを外部装置と授受するために、データ入出力回路
１０が設けられる。データ入出力回路１０は、外部から
与えられる入力データＤｉｎを受け、ブロック８を介し
て選択されたメモリセルへ伝達する。また、ブロック（
センスアンプ）８で増幅されたデータを受け、出力デー
タＤｏｕｔを出力する。

半導体記憶装置におけるロウ選択およびカラム選択タイ
ミングを規定するために、アドレス遷移検出回路１１が
設けられる。アドレス遷移検出回路１１は、ロウアドレ
スバッファ２からの内部ロウアドレスを監視し、その変
化時点を検出してロウアドレス変化検出信号ＡＴＤｘを
発生する。また、アドレス遷移検出回路１１は、カラム
アドレスバッファ５からの内部カラムアドレス信号を受
け、このカラムアドレス信号の変化時点を検出し、カラ
ムアドレス変化検出信号ＡＴＤＹを出力する。

なおこの発明の実施例においては、半導体記憶装置がス
タティック型ランダム・アクセス・メモリの場合が示さ
れるが、この発明はダイナミック型ランダム・アクセス
・メモリに対しても適用することができるのみならず、
メモリセルがロウおよびカラムからなるマトリクス状に
配列されたあらゆる半導体記憶装置に対しても適用可能
である。

なお、第２図における破線のブロック１００は、半導体
チップを示している。第１図に、第２図のロウ救済回路
４の具体的構成を示す。第１図を参照して、メモリセル
アレイは、１本の冗長ロウを含み、ｎ＋１本のロウ選択
線Ｒ１〜Ｒｎ＋１を含む。第１図において、１本のカラ
ムＣｉが代表的に示される。カラムＣｉは相補ビット線
対ＢＬ。

ＢＬを含む。カラムＣｉとロウ選択信号線Ｒ１〜Ｒｎ＋
１の各々の交点に、メモリセルＭＣが設けられる。カラ
ムＣｉのビット線対ＢＬ、ＢＬには、カラムデコーダ（
第２図の６）からのカラム選択信号Ｙｉに応答してオン
状態となるトランスファゲートトランジスタ９０ａ、９
０ｂが設けられる。

このトランスファゲートトランジスタ９０ａ　９０ｂが
オン状態となることにより、カラムＣ１が共通信号線を
介してセンスアンプに接続される。

各ロウＲ１〜Ｒｎ＋１の終端部には、不良ロウを確実に
接地電位レベルに保持するために高抵抗ｒが設けられる
。

ロウデコーダ３は、０本の出力信号線Ｘ１〜Ｘｎを釘す
る。ロウ選択時においては、ロウデコーダ３のデコード
動作により、出力信号線Ｘ１〜Ｘｎのうちの１本が選択
され、活性化される。

ロウ救済回路４は、１本のロウデコーダ出力信号線を２
本のロウに接続可能なように配設されたｎチャネル絶縁
ゲート型電界効果トランジスタ（以下、ｎ型トランジス
タと称す）ＱＰＩ〜ＱＰｎと、ｎチャネル絶縁ゲート型
電界効果トランジスタ（以下、ｎ型トランジスタと称す
）ＱＮＩ〜ＱＮｎを含む。ｐ型トランジスタＱＰｊ（ｊ
−１〜ｎ）とｎ型トランジスタＱＮｊの一方導通端子は
ともに同一のロウデコーダ出力信号線Ｘｊに接続される
。ｎ型トランジスタＱＮｊとｐ型トランジスタＱＰｊ＋
１の他方導通端子は同一のロウＲｊ＋１に接続される。

ｐ型トランジスタＱＰＩはその他方導通端子が１番目の
ロウＲ１に接続される。ｎ型トランジスタＱＮｎはｎ＋
１番目のロウＲｎ＋１にその他方導通端子が接続される
。

上述の構成により、ロウデコーダの出力信号Ｘｊ　（以
下の説明においては出力信号線とその出力信号線上の信
号とを同一の参照符号で示す）が、２本のロウＲｊおよ
びＲｊ＋１上に伝達可能となる。

ｐ型トランジスタＱＰＩ〜ＱＰｎおよびｎ型トランジス
タＱＮＩ〜ＱＮｎのオン・オフ動作を制御するために、
電圧供給パスＰが設けられる。電圧供給パスＰはその一
方端が電源電位Ｖｃｃに接続され、その他方端が接地電
位Ｖｓｓに接続される。電圧供給パスＰは、互いに直列
に接続された高抵抗Ｚ１およびヒユーズｆ１〜ｆｎを有
する。

高抵抗Ｚ１はその一方端が電源電位Ｖｃｃに接続され、
他方端はヒユーズｆｎの一方端およびトランジスタＱＰ
ｎ、ＱＮｎ）ランジスタのゲートへ接続される。ヒユー
ズｆ１〜ｆｎはロウＲ１〜Ｒｎに対応して設けられ、ヒ
ユーズｆ１〜ｆｎが接地電位Ｖｓｓと高抵抗Ｚ１との間
にこの順に直列に接続される。ヒユーズｆｊはその一方
端がトランジスタＱＰｊ、ＱＮｊのゲートに接続され、
そのｆ也万端がトランジスタＱＰｊ−１，ＱＮｊ−１の
ゲートに接続される。ヒユーズｆ１〜ｆｎはたとえばレ
ーザ光線などを用いて溶断可能である。

この電圧供給パスＰは、ロウ選択スイッチＱＰＩ〜ＱＰ
ｎ、ＱＮＩ〜ＱＮｎとメモリセルアレイ１との間に配設
される。これは、電圧供給パスＰをロウデコーダ３側に
設けた場合、ロウデコーダ出力信号線Ｘｊと、電圧供給
パスからのトランジスタゲートＱＰｊ、ＱＮｊのゲート
へ接続される信号線とが重なり合うため、その信号線の
配設、製造工程およびレイアウトか複雑になるからであ
る。

この図示のごとく、メモリセルアレイ側に電圧供給パス
Ｐを設ければ、ロウデコーダ出力信号線と電圧供給パス
Ｐから各トランジスタのゲートへ伝達される信号線と同
一ピッチで互いに重なり合うことなく配設することがで
きレイアウトおよび製造工程が簡略化される。次に、第
１図に示すロウ救済回路４の動作について説明する。

今、半導体記憶装置の機能テストにより、メモリセルア
レイに不良ビットが発見されなかった場合を考える。こ
の場合、ヒユーズ素子ｆ１〜ｆｎはすべて導通状態にあ
る。したがって、電圧供給パスＰから、トランジスタＱ
ＰＩ〜ＱＰｎ、ＱＮ１〜ＱＮｎのゲートへは、接地電位
Ｖｓｓレベルの電位が伝達される。これにより、ｐ型ト
ランジスタＱＰＩ〜ＱＰｎがオン状態にあり、一方、ｎ
型トランジスタＱＮＩ〜ＱＮｎはすべてオフ状態にある
。これにより、ロウデコーダ３からの出力信号線Ｘ１〜
Ｘｎはそれぞれｐ型トランジスタＱＰ１〜ＱＰｎを介し
てロウＲ１〜Ｒｎに接続される。ロウ選択時においては
、選択されたロウが活性化され、この選択されたロウに
接続されるメモリセルがカラムＣｉに接続される。

一方、半導体記憶装置のテストの結果、ロウＲ１に接続
されるメモリセルに不良メモリセルが発見された場合を
考える。このとき、たとえばレーザ等を珀いてヒユーズ
ｆｉが切断される。この場合、ヒユーズｆ１〜ｆｉ−１
は接地電位Ｖｓｓに接続されている。したがって、ｐ型
トランジスタＱＰＩ〜ＱＰｉ−１およびｎ型トランジス
タＱＮ１〜ＱＮｉ−１のオン／オフ動作は正當時と同様
である。すなわち、ｐ型トランジスタＱＰＩ〜ＱＰ　ｉ
−１がオン状態となり、ｎ型トランジスタＱＮ１〜ＱＮ
ｉ−１はオフ状態となっている。

一方、ｐ型トランジスタＱＰｉ−ＱＰｎおよびｎ型トラ
ンジスタＱＮｉ〜ＱＮｎのゲートには、それぞれ高抵抗
Ｚ１を介して電源電位ＶＣＣレベルの高電位か伝達され
る。これにより、ｐｌ！４２トランジスタＱＰｉ−ＱＰ
ｎはオフ状態、ｎ型トランジスタＱＮｉ−ＱＮｎがオン
状態となる。したがってロウデコーダ３の出力信号線Ｘ
１〜Ｘ１−１はロウＲ１〜Ｒ１−１にそれぞれｐ型トラ
ンジスタＱＰＩ〜ＱＰｉ−１を介して接続されるが、方
、信号線Ｘ１〜ＸｎはロウＲｉ＋１〜Ｒｎ＋１にそれぞ
れｎ型トランジスタＱＮｉ−ＱＮｎを介して接続される
。これにより、不良メモリセルが接続されるロウＲｉは
常に非選択状態となり、不良メモリセルに対する救済が
行なわれたことになる。なお、不良メモリセルを含むロ
ウＲｉはロウデコーダ３から電気的に切り離されても電
気的なフローティング状態とならないように高抵抗ｒを
介して接地電位Ｖｓｓに接続される。この高抵抗ｒを介
して不良メモリセルを含むロウを接地電位に固定するこ
とにより、ノイズなどの影響により、この切り離された
不良ロウＲ４の電位が浮き上がり、選択状態となること
が防止される。この抵抗ｒを各ロウＲ１〜Ｒｎ＋１の終
端部に接続したとしても、各ロウは、高抵抗を介して接
地電位に接続されているため、ロウ選択時におけるロウ
充電動作に対し何ら影響を及ぼすことはない。

上述の構成によりヒユーズを１カ所切断するだけで、不
良ロウを救済することができる。またこの構成によれば
ロウデコーダ３を非選択状態とし、スペアロウデコーダ
を動作させる必要がない。したがって、従来と異なり不
良メモリセルを含むロウＲｉが選択されることは全くな
く、信号ＮＥＤを発生させる必要もないため、アクセス
時間は増大することはなく、高速でロウ選択を行なうこ
とが可能となる。

なお、第１図に示す構成においては、ロウ救済の場合を
示しているが、同様の構成の救済回路をカラム救済に用
いることができることも言うまでもない。

第１図に示す構成においては、電圧供給バスＰに電源本
位Ｖｃｃを供給する手段として、高抵抗Ｚ１が用いられ
ている。しかしながら、電源投入時において電源電位が
ＯＶからＶｃｃまで立上がったとしても、電圧供給バス
Ｐには高抵抗Ｚ１を介して電圧が供給されるため、この
電圧供給バスＰにおける電位上昇に長時間を要すること
になる。

そこで、高速に電位供給バスＰに電源電位Ｖｃｃを伝達
するための構成を第３図に示す。

第３図を参照して、電圧供給バスＰに電源電位Ｖｃｃを
供給するための電位設定回路７は、ｐ型トランジスタＱ
ＳＩ、ＱＳ２およびインバータ■１を含む。トランジス
タＱＳＩはアドレス遷移検出回路１１からのアドレス変
化検出信号ＡＴＤｘに応答してオン状態となり、電圧供
給バスＰに電源電位Ｖｃｃを伝達する。インバータ１１
は電圧供給バスＰ上の電位を反転してＰ型トランジスタ
ＱＳ２のゲートへ印加する。ｐ型トランジスタＱＳ２は
インバータＩ出力に応答してオン状態となると電源電位
ＶＣＣを電圧供給バスＰに伝達する。

このインバータ■１およびｐ型トランジスタＱＳ２は電
圧供給バスＰの電位をラッチするためのラッチ回路を構
成する。ｐ型トランジスタＱＳＩは、ヒユーズを切断し
ない状態においては、電圧供給バスＰの電位がほとんど
上昇しないようにそのオン抵抗は大きく設定される。次
に動作について説明する。

半導体記憶装置においては外部から与えられるアドレス
信号が変化すると、アドレス遷移検出回路１１（第２図
参照）からアドレス変化検出信号ＡＴＤｘが発生される
。このアドレス変化検出信号ＡＴＤｘは、アドレス信号
の変化が検出されると“Ｌ″レベル立下がる。したがっ
て、このアドレス変化検出信号ＡＴＤｘに応答してｐ型
トランジスタＱＳＩはオン状態となり、電圧供給バスＰ
の電位を上昇させようとする。ヒユーズｆ１〜ｆｎがす
べて導通状態にある場合には、このｐ型トランジスタＱ
ＳＩのオン抵抗は大きく設定されているため、電圧記供
給パスＰの電位はほぼ接地電位Ｖｓｓレベルにある。

一方、ヒユーズｆ１〜ｆｎのいずれかが切断された状態
においては、電圧供給バスＰにおいて接地電位Ｖｓｓか
ら切り離された部分の電位が上昇する。この電圧供給パ
スＰにおける上昇電位が、インバータ１１のしきい値を
越えると、インバータ１１から接地電位Ｖｓｓレベルの
信号が出力され、ｐ型トランジスタＱＳ２のゲートへ印
加される。これにより、ｐ型トランジスタＱＳ２がオン
状態となり、電圧供給バスＰへ電源電圧Ｖｃｃを供給す
る。このｐ型トランジスタＱＳ２のオン抵抗はそれほど
大きく設定されていないため、急速に電圧供給バスＰに
おいて接地電位Ｖｓｓから切り離れされている部分の充
電が行なわれ、この電圧供給バスＰにおける接地電位Ｖ
ｓｓから切り離された部分が急速に電位上昇する。この
ｐ型トランジスタＱＳ２が−Ｈオン状態となると、イン
バータ■１出力は常に接地電位Ｖｓｓレベルであるため
、このインバータ１１およびｐ型トランジスタＱＳ２の
回路部分により、電圧供給バスＰの所定の部分の電圧が
ラッチされる。この電位設定回路１７により、急速かつ
安定に電圧供給バスＰに対して不良ロウ救済時に電源電
位Ｖｃｃを供給することが可能となる。

なお、第３図に示す構成においてはアドレス遷移検出回
路１１からのアドレス変化検出信号はロウアドレス信号
の変化地点を検出する信号ＡＴＤＸを用いる構成として
いる。しかしながら、これに代えて、アドレス遷移検出
回路１１が、ロウアドレス信号およびカラムアドレス信
号両者における変化時点を検出し、１種類のアドレス変
化検出信号ＡＴＤのみを導出する場合においても、その
アドレス変化検出信号をｐ型トランジスタＱＳ］のゲー
トへ印加する構成とすれば上記実施例と同様の効果を得
ることができる。

なお第１図および第３図に示す構成においては、絶縁ゲ
ート型トランジスタを用いて行または列選択信号を伝達
する構成としている。この場合、絶縁ゲート型トランジ
スタは、そのゲートに印加される電圧から自身のしきい
値電圧をり巨１だ電圧の１ｇ号のみを伝達することがで
き、またそのオン抵抗により抵抗体としても機能する。

したがって、デコーダ出力振幅がこのトランジスタ部分
で損なイっれた後、ロウまたはカラム選択線へ伝達され
る。

このため、選択ロウまたは選択されたカラム選択線上の
信号電位が不十分な値となり、また立上がり／立下がり
時間が長くなることが考えられる。

そこでこのような救済回路によるロウまたはカラム選択
信号における振幅損失が生じることのない構成例を第４
図に示す。第４図の構成においては、カラム救済を一例
として示すが、この構成はロウ救済に対しても同様に適
用可能である。

第４図を参照して、カラム救済回路７は、カラムデコー
ダ６の出力信号線Ｙ１〜Ｙｎをそれぞれ不良メモリセル
を含むカラム（以下、不良カラムと称す）が選択されな
いようにカラムＣ１〜Ｃｎ＋１へ接続するトランスミッ
ションゲートＴＡＩ〜ＴＡｎおよびＴＢＩ〜ＴＢｎを含
む。トランスミッションゲートＴＡｊ　　（ｊ−１〜ｎ
）およびＴＢｊ　　（ｊ−１〜ｎ）はともにｐ型トラン
ジスタとｎ型トランジスタとが並列に接続されたＣＭＯ
Ｓトランスミッションゲートにより構成される。トラン
スミッションゲートＴＡｊはカラムデコーダ６の出力信
号線ＹノをカラムＣｊ（正確にはカラム選択信号線Ｄｊ
）へ接続する。ＣＭＯＳトランスミッションゲートＴＢ
ｊはカラムデコーダ６の出力信号線ＹｊをカラムＣｊ＋
ｌ（またはカラム選択線Ｄｊ＋１）へ接続する。すなわ
ち、第４図の構成は、第１図および第３図に示すｐ型ト
ランジスタＱＰｊがＣＭＯＳトランスミッションゲート
ＴＡｊで置換され、かつｎ型トランジスタＱＮｊがＣＭ
Ｏ５）ランスミッションゲートＴＢｊて置換された構成
となっている。

このＣＭＯＳトランスミッションゲートＴＡ　ｊ。

ＴＢｊを導通状態とするために、２本の電圧供給バスＰ
Ａ、ＰＢが配設される。電圧供給バスＰＡはその一方端
が電源電位Ｖｃｃに接続され、他方端はｎ型トランジス
タＱＴｎに接続される。この電圧供給バスＰＡの一方端
とトランジスタＱＴＮの間にカラムＣ１〜Ｃｎにり・１
応してヒユーズｆＡ１〜ｆＡｎが直列に配設される。ｒ
ｌ型トランジスタＱＴＮのケートは抵抗Ｚ２を介して電
源電位ＶＣＣに接続されるとともに、ヒユーズｆＴＮを
介して接地電位ＶＳＳに接続される。トランジスタＱＴ
ｎの他方導通端子は接地電位Ｖｓｓに接続される。

電圧供給バスＰＢはその一方端が接地電位ＶｓＳに接続
され、その他方端はｐ型トランジスタＱＴＰの一方導通
端子に接続される。この電圧供給バスＰＢの一方端と他
方端との間にカラムに対応してヒユーズｆＢ１〜ｆＢｎ
が直列に配列される。

ｐ型トランジスタＱＴＰの他方導通端子は電源電位Ｖｃ
ｃに接続され、そのゲートは抵抗Ｚ３を介して接地電位
に、かつヒユーズＦＴＰを介し電源電位ＶＣＣに接続さ
れる。

抵抗Ｚ２．Ｚ３はともに、ヒユーズｆＴＮ、ｆＴＰが導
通状態のとき、ヒユーズｆＴ口、ｆＴＰこ電流がほとん
ど流れないような値に設定される。

ヒユーズｆＡｊとヒユーズｆＢｊは対をなして配設され
る。ヒユーズｆＡｊの一方端はＣＭ　ＯＳトランスミッ
ションゲートＴＡｊのｎ型トランジスタおよびＣＭＯ５
ｈランスミッンヨンゲートＴＢｊのｎ型トランジスタの
ゲートに接続される。

ヒユーズｆＡｊの他方端は隣接するトランスミッション
ゲートＴＡｊ−１のｎ型トランジスタおよびトランスミ
ッションゲートＴＢｊ−１のｎ型トランジスタのゲート
に接続される。ヒユーズｆＢｊの一方端はＣＭＯＳトラ
ンスミッションゲートＴＡｊのｎ型トランジスタおよび
トランスミッションゲートＴＢｊのｎ型トランジスタの
ゲートに接続される。ヒユーズｆＢｉの他方端はＣＭ　
ＯＳトランスミッションゲートＴＡｊ−１のｎ型トラン
ジスタのゲートおよびトランスミッションゲートＴＢｊ
−１のｎ型トランジスタのゲートに接続される。

このトランスミッションゲートＴＡｊ、ＴＢｊは低イン
ピーダンスであり、信号をその振幅を損なわずに伝達す
る機能を有しており、確実にカラムデコーダ６の出力信
号を対応のラッチへ伝達することができる。

各列の選択信号線Ｄ１〜Ｄｎ＋１の他方端は高抵抗ｒを
介して接地電位ＶＳＳに接続される。これにより、不良
カラムがカラムデコーダ６から切り離された場合におい
ても、このカラム選択信号線がフローティング状態とな
って、ノイズとの影響によりその電位が浮き上がり、誤
ったカラム選択が行なイっれることを防止する。次に動
作について説明する。

不良メモリセルが存在しない場合には、ヒユーズｆＡ１
〜ｆＡｎ、ｆＢ１〜ｆＢｎ、ｆＴＮ、ｆＴＰはすべて導
通状態にある。この状、聾においてはｎ型トランジスタ
ＱＴＮおよびｐ型トランジスタＱＴＰはともにオフ状態
になる。これにより、電圧供給バスＰＡは電源電位Ｖｃ
ｃレベルに、電圧供給バスＰＢは接地電位Ｖｓｓレベル
に設定される。これにより、ＣＭＯＳトランスミッショ
ンゲートＴＡ１〜ＴＡｎがオン状態となり、一方Ｃん・
ｊＯ３ｈランスミッションゲートＴＢＩ〜ＴＢｎはオフ
状態である。したがってカラムデコーダ６からの出力信
号線Ｙ１〜ＹｎはそれぞれカラムＣ１〜Ｃｎにトランス
ミッションゲートＴＡＩ〜ＴＡｎを介して接続される。

カラムＣｉ上に不良メモリセルが存在した場合を想定す
る。この場合、ヒユーズｆＡｉ、ｆＢｉが切断されると
ともに、ヒユーズｆＴＮ、ＦＴＰが切断される。これに
より、ｎ型トランジスタＱＴＮおよびｐ型トランジスタ
ＱＴＰはともにオン状態となる。これにより、電圧供給
バスＰＡにおいて、ヒユーズｆＡ１〜ｆＡｉ−１の部分
は電源電位Ｖｃｃレベルに設定されるとともに、ヒユー
ズｆＡｉ＋１〜ｆＡｎの回路部分は接地電位ＶｓＳレベ
ルに設定される。

また電圧供給バスＰＢにおいては、ヒユーズｆＢ１〜ｆ
Ｂｉ−１の回路部分は接地電位Ｖｓｓレベルに、ヒユー
ズｆＢｉ＋１〜ｆＢｎの回路部分は電源電位Ｖｃｃレベ
ルに設定される。

この結果、トランスミッションゲートＴＡＩ〜ＴＡｉ−
１がオン状態、トランスミソションゲ−トＴＡｉ−ＴＡ
ｎがオフ状態となる。一方、同時にトランスミッンヨン
ゲートＴＢＩ〜ＴＢｉ−１はオフ状態、トランスミッシ
ョンゲー）ＴＢ　ｉ〜ＴＢｎがオン状態となる。したが
って、カラムデコーダ６の出力信号線Ｙ１〜ｉ−１はカ
ラム０１〜Ｃｉ−１にトランスミッションゲートＴＡＩ
〜ＴＡｉ−１を介して接続され、かつ出力信号線Ｙｉ−
ＹｎはトランスミッションゲートＴＢｉ−ＴＢｎを介し
てカラムＣｉ＋１〜Ｃｎ＋１に接続される。

この第４図に示す実施例においては、４カ所のヒユーズ
を切断するのみでカラム救済を行なうことができるとと
もに、カラム選択信号振幅を損なうことなく確実に高速
でカラム選択を行なうことができる。

このカラム救済を行なうための構成は、当然ながらロウ
救済にも適用することができる。すなわち、カラム選択
信号線Ｄ１〜Ｄｎ＋１がロウＲ１〜Ｒｎ＋１に、カラム
デコーダ６がロウデコーダ３に置換されるだけで、ロウ
救済用の構成が得られる。

また、第１図および第３図の構成においてはロウデコー
ダ３はトランジスタＱＰＩ〜ＱＰｎ、ＱＮ１〜ＱＮｎを
介してロウＲ１〜Ｒｎ＋１を駆動している。しｔ二がっ
て、このトランジスタのオン抵抗により選択ロウの電位
の立上がり／立上がり時間が増大することになり、アク
セス時間が増大する場合が生しる。

この場合、高速でロウを駆動するために、第５図に示す
ように、トランジスタＱＰＩ〜ＱＰｎ。

ＱＮＩ〜ＱＮｎと各ロウとの間にドライバＸＤＩ〜ＸＤ
ｎ＋１を配設する。これにより、選択ロウに対するドラ
イブ能力が増大し、トランジスタＱＰ１〜ＱＰｎ、ＱＮ
１〜ＱＮｎを介してロウをロウデコーダ３が駆動しても
、高速で選択ロウの電位の立上げおよび立下げを行なう
ことができる。

ここで第５図に示す構成においてロウドライバＸＤ１〜
ＸＤｎ＋１の各々はインバータバッファにより構成され
、その入力部にはプルアップ抵抗ｒ１が接続されている
。この構成はロウデコーダ３の出力が′Ｌ“レベルとな
ったときにその対応のロウが選択された場合の構成を示
している。したがって、ロウデコーダ３出力が“Ｈ”レ
ベルになったときに対応のロウが選択される構成の場合
には、このロウドライバＸＤ１〜ＸＤｎ＋１は単なるバ
ッファで構成され、かつ抵抗「１は接地電位Ｖｓｓに接
続されるプルダウン抵抗となる。

ここで、最近の大容量スタティック型半導体記憶装置に
おいては、メモリセルアレイを複数のセクションに分割
し、各セクションごとにセンスアンプを設けこのセクシ
ョン対応に設けられたセンスアンプ出力をさらにマルチ
プレクスして第２のセンスアンプで増幅する構成が用い
られる。すなイっち、大容量メモリセルアレイにおいて
は、−本のロウに接続されるメモリセルの数が多くなり
、応じて共通データ線に接続されるメモリセル数も増大
する。この場合、共通データ線も長くなり、データ伝達
時間が長くなるとともにこの共通データ線の電位を検出
するセンスアンプの入力負荷が大きくなり、高速でデー
タの読出しを行なうことができなくなる。

そこで、第６図に示すように、メモリセルアレイの各セ
クションごとに第１のセンスアンプを設け、この第１の
センスアンプ出力をマルチプレクスして第２のセンスア
ンプで増幅することにより、共通データ線長の短縮、セ
ンスアンプの入力負荷容量の低減が図られる。

ここで第６図を参照して、メモリセルアレイ１が１６個
のセクションＳＥＩ〜５Ｅ１６に分割された場合が一例
として示される。ロウデコーダ３はこのメモリセルアレ
イセクション５ｌ−８１６の１行を選択する。この場合
１行には１つのメモリセルセクションまたは２つのセク
ションのメモリセルが接続される。カラムデコーダ６は
、このメモリセルアレイ１のメモリセルセクションＳＥ
１〜５Ｅ１６から対応のカラムを選択する信号を出力す
る。カラム選択ゲート９は、カラムデコーダ出力に応答
して、各セクション対応に設けられた共通データ線へ選
択されたカラムを接続する。

第１のセンスアンプ８１は、メモリセルセクションＳＥ
Ｉ〜５Ｅ１６の各々に対応して設けられており、対応の
セクションからのデータを増幅する。

セクションデコーダ６０は、選択されるべきメモリセル
が含まれるメモリセルセクションを、外部から与えられ
るアドレス信号（行アドレス信号および列アドレス信号
の４ビツト）をデコードする。

第２のセンスアンプ／マルチプレクサ８２はセクション
デコーダ６０からのセクション選択信号に応答して、第
１のセンスアンプ８１の対応のセンスアンプ出力を増幅
して出力バッファ１０１へ伝達する。このセクションデ
コーダ６０は選択されたセクション対応のセンスアンプ
のみを活性化する。

上述のような構成に代えてさらに、メモリセルセクショ
ンＳＥＩ〜５Ｅ１６の各々において数カラムごとに共通
データ線を設け、この共通データ線対応に第１のセンス
アンプを設け、かつこの第１のセンスアンプ出力をセク
ション対応の設けられた第２のセンスアンプで増幅し、
さらにこの第２のセンスアンプ出力を第３のセンスアン
プ出力を用いて増幅する構成がとられる場合もある。

このような大容量のスタティック型半導体記憶装置に単
純に本発明を適用すると第７図に示すような構成がｍら
れる。第７図を参照して、カラムｃｊまでがセクション
Ｉに属し、カラムＣｊ＋１以降のカラムがセクションＨ
に属する。セクションＩに属する各カラムは共通データ
線ＣＢＩに接続され、セクション■に属するカラムは共
通データ線ＣＢ２に接続される。カラムデコーダ出力Ｙ
ｋはスイッチング素子ＱＡｋまたはスイッチング素子Ｑ
Ｂｋを介してカラムＣｋまたはカラムＣｋ＋１に接続さ
れる。ここで第７図の構成においてはカラム救済用の回
路構成を単純なスイッチング素子で例示的に示す。

今、カラムＣｉに不良メモリセルが接続されている場合
を想定する。この場合、この実施例に従えば、カラムＣ
ｉはカラムデコーダ出力信号線Ｙｉと切り離され、カラ
ムデコーダ出力信号線ＹｉはスイッチＱＢｉを介してカ
ラムＣｉ＋ｌへ接続され、カラムデコーダ出力信号線Ｙ
ｋ（ｋ＞ｉ）はスイッチング素子ＱＢｋを介してカラム
Ｃｋ＋１へ接続される。したかって、このセクションの
境界部に位置するカラムデコーダ出力信号線Ｙｊの接続
は、カラムＣｊからカラムＣｊ＋１に切換えられる。こ
のカラムＣｊはセクションＩに属し、一方力ラムＣｊ＋
１はセクションＨに属している。

この結果、本来カラムデコーダの出力Ｙｊにより選択さ
れたメモリセルデータは共通データ線ＣＢ１に出力され
るべきところが、異なる共通データ線ＣＢ２に出力され
てしまうことになり、正確なメモリセルデータの読出し
を行なうことができなくなってしまう。

そこで、カラムデコーダ出力信号とメモリセルセクショ
ンとが、不良メモリセル救済時においても正確に対応す
る構成をとる必要がある。第８図に、このカラムセクシ
ョン方式の半導体記憶装置に対しても、正確にカラム救
済を行なうことのできる構成を示す。

第８図を参照して、セクションＩとセクションＨの境界
に位置するカラムＣｊ＋１のビット線ＢＬはトランスフ
ァゲートＴＧ１を介して共通データ線ＣＢＩに接続され
、かつトランスファゲートＴＢ２を介して共通データ線
ＣＢ２に接続される。

このカラムＣｊ＋１の相補ビット線ＢＬはトランスファ
ゲートＴＢ１’を介して共通データ線ＣＢ１へ接続され
、かつトランスファゲートＧＢ２’を介して共通データ
線ＣＢ２に接続される。トランスファゲートＴＧ１．Ｔ
Ｏ１′のゲートはスイッチング素子ＱＢｊを介してカラ
ムデコーダ出力信号線Ｙｊに接続される。トランスファ
ゲートＴＧ２．ＴＯ２’　のゲートはスイッチング素子
ＱＡｊ＋ｌを介してカラムデコーダ出力信号線Ｙｊ＋１
に接続される。この構成の場合、スイッチング素子ＱＢ
ｊが導通状態の場合、スイッチング素子ＱＡｊ＋ｌは非
導通状態であるため、トランスファゲートＴＧＩ、ＴＧ
Ｉ’　を介してカラム（ｊ＋１が共通データ線ＣＢＩに
接続される。一方、スイッチング素子ＱＢｊが非導通状
態にあり、スイッチング素子ＱＡｊ＋１が導通状態の場
合には、カラムＣｊ＋１はトランスファゲートＴＧ２．
ＴＧ２’を介して共通データ線ＣＢ２に接続される。

したがって、たとえカラムＣｉが不良であり、カラムデ
コーダ出力信号線Ｙｊ出力信号線がカラムＣｊ＋１に接
続されたとしても、カラムＣｊ＋１は、トランスファゲ
ートＴＧＩ、ＴＧＩ’　によりセクション■に接続する
ことになり、正確にデータの読出しを行なうことが可能
となる。

不良メモリセルが存在しない場合にはカラムＣｊ＋ｌは
セクション■に属し、カラムＣｊ＋ｌはトランスファゲ
ートＴＧ２．ＴＧ２’　を介して共通データｔｌｃＢ２
に接続される。

前述の実施例のの構成においては、不良ロウまたはカラ
ムに対応するヒユーズを切断することによりこの不良ロ
ウまたはカラムをデコーダ出力から切り離し、かつデコ
ーダ出力信号線を１行または１列ずつずらすことにより
不良ロウまたはカラムの救済が行なわれている。しかし
ながらこの構成では、１行または１列の救済しか行なう
ことができない。そこで次に複数行または複数列の救済
を行なうための構成を説明する。

第９Ａ図および第９Ｂ図は本発明による２行を救済する
ための構成を示す図である。第９Ａ図および第９Ｂ図の
構成においては、第１図または第４図に示す救済回路が
２段縦続接続される。この第９Ａ図および第９Ｂ図の構
成において切換手段を与えるトランジスタは単に機械的
なスイッチング素子Ｓで示されるが、各スイッチング素
子の導通状態の制御は第１図、第４図の実施例において
示すものと同様にヒユーズの溶断により行なわれる。第
９Ａ図を参照して、ロウデコーダ３の出力信号線Ｘ１〜
Ｘｎに対しｎ＋１本のサブロウＳＸ１〜ＳＸｎ＋１が設
けられ、かつｎ＋２本のロウＲ１〜Ｒｎ＋２が設けられ
る。ロウデコーダ出力信号線Ｘ１〜ＸｎとサブロウＳ　
Ｘ　１〜Ｓ　Ｘ　ｎ　＋　１との間にスイッチング素子
５ＩＡＩ〜５ＩＡｎ。

５ＩＢＩ〜５ＩＢｎが配設される。ロウデコーダ出力信
号線Ｘｋはスイッチング素子５ＩＡｋを介してサブロウ
ＳＸｋに接続され、かつスイッチング素子５ＩＢｉを介
してサブロウＳＸｋ＋１に接続される。

サブロウＳ　Ｘ　１〜Ｓ　Ｘ　ｎ　＋　１とロウＲ１〜
Ｒｎ＋２との間にスイッチング素子５２Ａ１〜５２Ａｎ
　＋　１　、　８２　Ｂ　１〜Ｓ　２　Ｂ　ｎ　＋１が
配設される。

サブロウＳＸｋはスイッチング素子５２Ａｋを介してロ
ウＲｋに接続され、かつスイッチング素子３２Ｂｋを介
してロウＲｋ＋１に接続される。

半導体記憶装置において不良メモリセルが存在しない場
合には、スイッチング素子５ＩＡＩ〜５ＩＡｎおよび５
２Ａ１〜５２Ａｎ＋１がオン状態である。したがって、
ロウデコーダ出力信号線Ｘ１〜Ｘｎはそれぞれスイッチ
ング素子５ＩＡＩ〜Ｓ　ＩＡｎを介してサブロウＳＸ１
〜ＳＸｎに接続される。またサブロウＳＸＩ〜ＳＸｎは
それぞれスイッチング素子５２Ａ１〜５２Ａｎを介して
ロウＲ１〜Ｒｎに接続される。

今、ロウＲｉおよびＲｊに不良メモリセルが存在した場
合を考える。この場合、第９Ｂ図に示すように、まず、
第１図および第４図に示す場合と同様にしてロウデコー
ダ出力信号線Ｘｉに接続されるスイッチング素子５ＩＡ
ｉを遮断状態とじかつスイッチング素子５ＩＢｉ−８Ｉ
Ｂｎのすべてを導通状態とする。これによりロウデコー
ダ出力信号線Ｘ１〜Ｘ１−１はサブロウＳＸＩ〜５Ｘｆ
−１に接続され、かつ信号線Ｘ１−Ｘｎはスイッチング
素子５ＩＢｉ−ＳＩＢｎを介してサブロウＳＸｉ＋１〜
ＳＸｎ＋１に接続される。

次いで、サブロウＳＸｊとロウＲｊとの間に設けられた
スイッチング素子５２Ａｊ−Ｓ２Ａｎ＋１を遮断状態、
スイッチング素子５２Ｂｊ−３２Ｂｎ＋１をオン状態と
する。これにより、サブロウＳＸ１〜５Ｘｊ−１はロウ
Ｒ１〜Ｒｊ−１に接続され、サブロウ５Ｘｊ−９Ｘｎ＋
１はロウＲｊ十１〜Ｒｎ＋２に接続される。

このとき、サブロウＳＸｉはロウＲｉ　１．：接続され
るが、サブロウＳＸｉは既に出力信号線Ｘ１−１、Ｘｉ
と切り離されてロウＲｉの救済が行なわれており、かつ
ロウＲｊはサブロウ５Ｘｊ−１゜ＳＸｊと切り離されて
おり、不良ロウＲｊに対する救済が行なわれる。このと
き、ロウデコーダ出力信号線Ｘ１〜Ｘ１−１はロウＲ１
〜Ｒｔ−１に接続され、出力信号線ＸｉはロウＲ４＋１
に接続される。ロウデコーダ出力信号線Ｘｉ＋１〜Ｘｊ
−２はロウＲｉ＋２〜Ｒｊ−１に接続される。ロウデコ
ーダ出力信号線Ｘｊ−１〜ＸｎはロウＲ」＋１〜Ｒｎ＋
２に接続される。上述の構成により、２行の救済を行な
うことができる。

第１のスイッチング手段Ｓ１および第２のスイッチング
手段Ｓ２に第１図で示す回路構成を用いると、切断すべ
きヒユーズの数は２個で済み、また第４図に示す回路構
成を用いても８個で不良ロウまたはカラムの救済を行な
うことかできる。このスイッチング素子の縦続段数を増
加すれば、応じて救済ロウまたはカラムの数を増大させ
ることができる。

実際の半導体記憶装置における発生する不良モードとし
ては隣接するカラム同士の短絡による２カラム不良が生
じる場合が多い。第９Ａ図および第９Ｂ図に示す構成で
も隣接する２カラムの不良を救済することが可能である
が、より容易に隣接する２カラム不良を救済するだめの
構成を第１０Ａ図および第１０Ｂ図に示す。

第１０Ａ図および第１０Ｂ図においては、救済回路を構
成するスイッチング手段は単に機械的なスイッチング素
子ＳＡ、ＳＢで示されているが、これは第１図または第
４図に示す回路構成を用いて実現することができる。第
１０Ａ図および第１０Ｂ図を参照して、ｎ本のカラムデ
コーダ出力信号線Ｙ１〜Ｙｎに対してｎ＋２本のカラム
Ｃ１〜Ｃｎ＋２が設けられる。第１０Ａ図および第１０
Ｂ図においては、一部のカラムＣ１−１〜Ｃｉ＋４とカ
ラムデコーダ出力信号線Ｙｉ−２〜Ｙｉ＋３のみが代表
的に示される。カラムデコーダ６の出力信号線Ｙｋ　（
ｋ−１〜ｎ）はスイッチング素子ＳＡｋを介してカラム
Ｃｋに接続され、かつスイッチング素子ＳＢｋを介して
カラムＣｋ＋２に接続される。次にカラム救済方法につ
いて説明する。

メモリセルの不良が存在しない場合には、第１０Ａ図に
示すように、スイッチング素子ＳＡＩ〜ＳＡｎが導通状
態にあり、スイッチング素子ＳＢ１〜ＳＢｎがオフ状態
にある。これにより、カラムデコーダの出力信号線Ｙ１
〜ＹｎはカラムＣ１〜Ｃｎにスイッチング素子ＳＡＩ〜
ＳＡｎを介して接続される。

今カラムＣｉ、Ｃｉ＋１に不良が発生した場合を考える
。この場合、第１０Ｂ図に示すように、カラムＣｉに接
続されるスイッチング素子５Ｂｉ−２，ＳＡｉをオフ状
態とし、かっカラムＣｉ＋１に接続されるスイッチング
素子５Ｂｉ−１，ＳＡｉ＋１をオフ状態にする必要があ
る。このため、スイッチング素子５Ａｉ−ＳＡｎをオフ
状態とし、スイッチング素子Ｓ　Ｂ　ｉ　−Ｓ　Ｂ　ｎ
をオン状態とする。これによりカラムデコーダ出力信号
線Ｙｉ〜Ｙｎはスイッチング素子５Ｂｉ−ＳＢｎを介し
てカラムＣｉ＋２〜ＳＣｎ＋２にそれぞれ接続される。

一方、カラムデコーダ出力信号線Ｙ１〜Ｙ１−１は、ス
イッチング素子ＳＡＩ〜５Ａｉ−１を介してカラムＣ１
〜Ｃ１−１に接続される。この構成により隣接する２カ
ラムの不良を救済することができる。

なおこの隣接する２カラムの不良救済手法はロウに対し
ても適用することができる。

なお、上述の実施例においては、１段のスイッチング手
段を介してデコーダ出力信号線は２本のロウまたは２本
のカラムに接続されており、これにより１行または１列
の救済が可能である。したがって、複数の行または複数
の列の救済を行なうためにはこのスイッチング手段を多
段に縦続接続する必要があり回路構成が複雑化し、かつ
救済回路の占有面積も大きくなる。そこで、１段のスイ
ッチング手段により２行または２列の救済が可能となる
構成について以下に説明する。

第１１図にこの発明のさらに他の実施例である救済回路
の構成を示す。第１１図においては、カラム救済回路の
構成が示されるが、同一の構成はロウ救済回路にも適用
することができる。

第１１図を参照して、カラムデコーダ６はｎ本の出力信
号線Ｙ１〜Ｙｎを有し、一方メモリセルアレイのカラム
はｎ＋２本のカラムＣ１〜Ｃｎ＋２を有する。カラムデ
コーダ６の出力信号線Ｙｋが３本のカラムＣｋ、Ｃｋ＋
１およびＣｋ＋２に接続可能なように、１組のｎ型トラ
ンジスタＱＡｋ、ＱＢｋおよびＱＣｋが並列！３様で設
けられる。

ｎ型トランジスタＱＡＩ〜ＱＡｎは、カラムデコーダ出
力信号線Ｙ１〜ＹｎをそれぞれカラムＣ１〜Ｃｎに接続
するスイッチング手段として機能する。ｎ型トランジス
タＱＢＩ〜ＱＢｎは、カラムデコーダ出力信号線Ｙ１〜
Ｙｎをそれぞれカラム０２〜Ｃｎ＋１に接続するスイッ
チング手段として機能する。ｎ型トランジスタＱＣＩ〜
ＱＣｎは、カラムデコーダ出力信号線Ｙ１〜Ｙｎをそれ
ぞれカラムＣ３〜Ｃｎ＋２に接続するスイッチング手段
として機能する。

スイッチング手段としてのｎ型トランジスタＱＡｌ　〜
ＱＡｎ、ＱＢ１〜ＱＢｎ、ＱＣＩ　〜ＱＣｎのオン／オ
フ動作を制御するために、電圧供給バスＰＣ，ＰＤおよ
びＮＯＲ回路Ｎｌ〜Ｎｎが設けられる。電圧供給バスＰ
Ｃはその一方端が接地電位に接続され、その他方端は高
抵抗ＺＣを介して電源電位Ｖｃｃに接続される。電圧供
給バスＰＣの一方端と高抵抗体ＺＣの一方端との間には
ヒユーズｆｃｌ〜ｆｃｎが直列に接続される。ヒユーズ
ｆｃｌの一方端は接地電位に接続され、他方端はヒユー
ズｆｃ２の一方端に接続される。ヒユーズｆｅｎの一方
端は高抵抗体ＺＣの一方端に接続され、その他方端はヒ
ユーズｆｅｎ−１の他方端に接続される。ヒユーズｆｃ
ｉの一方端はｎ型トランジスタＱＣｉのゲートに接続さ
れ、その他方端はｎ型トランジスタＱＣｊ−１のゲート
に接続される。

電圧供給バスＰＤはその一方端が電源電位ＶＣＣに接続
され、その他方端が高抵抗体ＺＤを介して接地電位Ｖｓ
ｓに接続される。電圧供給バスＰＤの一方端と他方端と
の間にヒユーズｆＤ１〜ｆＤｎが直列に配設される。ヒ
ユーズｆＤ１の一方端は電源電位に接続される。ヒユー
ズｆＤｎの他方端は高抵抗体ＺＤの一方端へ接続される
。ヒユーズｆＤｉの一方端はｎ型トランジスタＱＡｉの
ゲートに接続され、その他方端はｎ型トランジスタＱＡ
ｉ−１のゲートに接続される。

ＮＯＲ回路Ｎｋ　（ｋ−１〜ｎ）はヒユーズｆｃｋの一
方端電位とヒユーズｆＤｋの一方端の電位とを受け、そ
の出力信号をｎ型トランジスタＱＢｋのゲートへ与える
。すなわち、電圧供給バスＰＣはｎ型トランジスタＱＣ
Ｉ〜ＱＣｎのオン／オフ動作を制御し、電圧供給バスＦ
Ｄはｎ型トランジスタＱＡ１−ＱＡ口のオン・オフ動作
を制御し、ＮＯＲ回路Ｎ１〜Ｎｎはｎ型トランジスタＱ
ＢＩ〜ＱＢｎのオン／オフ動作を制御する。次に動作に
ついて説明する。メモリセルアレイにおいて不良メモリ
が存在しない場合、ヒユーズｆｃｌ〜ｆａｎおよびｆＤ
１〜ｆＤｎはすべて導通状態にある。したがって、電圧
供給バスＰＣ上の電位が接地電位Ｖｓｓレベル、電圧供
給バスＰＤは電源電位Ｖｃｃレベルにあり、ＮＯＲ回路
Ｎ１〜Ｎｎ出力は１Ｌルベルにある。したがって、この
状態においては、ｎ型トランジスタＱＡＩ〜ＱＡｎがオ
ン状態、ｎ型トランジスタＱＢＩ〜ＱＢｎ、ＱＣ１〜Ｑ
Ｃｎがオフ状態である。これによりカラムデコーダ出力
信号線Ｙ１〜Ｙｎはそれぞれｎ型トランジスタＱＡＩ〜
ＱＡｎを介してカラム０１〜Ｃｎに接続される。

今、カラムＣｉに不良メモリセルが存在した場合を考え
る。このとき、電圧供給バスＰＤにおいてｎ型トランジ
スタＱＡｉに対して電源電位Ｖｃｅ側に配設されている
ヒユーズｆＤｉか切断される。これにより電源電位Ｖｃ
ｃに接続される電圧供給パスＰＤ上の回路部分は電源電
位Ｖｃｃレベルに、高抵抗体ＺＤに接続される部分は接
地電位Ｖｓｓレベルに設定される。これにより、ｎ型ト
ランジスタＱＡｉ〜ＱＡｎがすべてオフ状態となる。ま
た、このとき電圧供給パスＰＣ上の電位が接地電位Ｖｓ
ｓレベルにあるため、ＮＯＲ回路Ｎ１〜Ｎｎの出力はす
べて“Ｈ”レベルに上昇する。

これによりｎ型トランジスタＱＢｉ−ＱＢｎがオン状態
となる。したがって、カラムデコーダの出力信号線Ｙ１
〜Ｙ１−１はｎ型トランジスタＱＡ１〜ＱＡｉ−１を介
してカラムＣ１〜Ｃｉ−１に接続され、出力信号線Ｙｉ
〜Ｙｎはｎ型トランジスタＱＢｉ−ＱＢｎを介してカラ
ムＣｉ＋１〜Ｃｎ＋１に接続される。

さらに、カラムＣｉに加えてカラムＣｊ　　（ｊ＞１）
にも不良メモリセルが存在した場合を考える。

この場合、電圧供給バスＰＣ上でｎ型トランジスタＱＣ
ｊ−１よりも接地電位Ｖｓｓ側に配設されているヒユー
ズｆ　ｃ　ｊ−１をさらに切断する。これにより、ｎ型
トランジスタＱＣｊ−１〜ＱＣｎのゲートには電源電位
Ｖｃｃレベルの高電位か高抵抗体ＺＣを介して供給され
、これによりｎ型トランジスタＱＣｊ−１〜ＱＣｎかオ
ン状態となる。

またＮＯＲ回路Ｎｊ−１〜Ｎｎはその入力の一方が電源
電位Ｖｃｃレベルになるためその出力は接地電位Ｖｓｓ
レベルとなる。この結果、ｎ型トランジスタＱＢｊ−１
〜ＱＢｎがオフ状態となる。

これによりｎ型トランジスタＱＡＩ〜ＱＡｉ−１、ＱＢ
ｉ−ＱＢｊ−２およびＱＣｊ−１〜ＱＣｎがオン状態と
なる。この結果、カラムデコーダ出力信号線Ｙ１〜Ｙｉ
−１はｎ型トランジスタＱＡＩ〜ＱＡｉ−１を介してカ
ラム０１〜Ｃ１−１に接続される。出力信号１１Ｙｉ−
Ｙｊ　−２はｎ型トランジスタＱＢｉ−ＱＢｊ−２を介
してカラムＣｉ＋１〜Ｃｊ−１に接続される。カラムデ
コーダ出力信号線Ｙ」−１〜Ｙｎはｎ型トランジスタＱ
Ｃｊ−１〜ＱＣｎを介してカラムＣｊ＋１〜Ｃｎ十２に
接続される。

上述の構成により不良メモリセルを含むカラムＣｉ、Ｃ
ｊはカラムデコーダ６から切り離されることになり、不
良カラム１本につきヒユーズを１カ所切断するのみで不
良アドレスの救済が実現される。

第１１図に示す構成においては、高抵抗体ＺＣおよびＺ
Ｄを介して電圧供給バスＰＣ，ＰＤがそれぞれ電源電位
Ｖｃｃ、接地電位Ｖｓｓに接続されている。この場合、
この高抵抗体ＺＣ，ＺＤに代えて第１２図に示すような
電位設定回路２７゜２８を用いてもよい。

第１２図において、電圧供給バスＰＤの他方端に、電位
設定回路２７が設けられる。電位設定回路２７は、ｎ型
トランジスタＱＮＩＯ，ＱＮ２０とインバータＩＮを含
む。ｎ型トランジスタＱＮ１０はアドレス変化検出信号
ＡＴＤに応答してオン状態となり電圧供給バスＰＤの他
方端を接地電位Ｖｓｓに接続する。ｎ型トランジスタＱ
Ｎ２０はインバータＩＮの出力に応答してオン状態とな
り、電圧供給バスＰＤの他方端を接地電位に接続する。

インバータＩＮは電源電圧供給バスＰＣの他方端電位を
反転してｎ型トランジスタＱＮ２０のゲートへ与える。

アドレス変化検出信号ＡＴＤはアドレス遷移検出回路（
第２図参照）においてアドレス変化時に発生される正の
極性を有するパルス信号である。ｎ型トランジスタＱＮ
ＩＯはヒユーズｆＤ１〜ｆＤｎがすべて導通状態にある
場合にたとえアドレス変化検出信号ＡＴＤが発生されて
も、電圧供給バスＰＤの電位を降下させないようにする
ために大きなオン抵抗を有している。

次に動作について説明する。

電圧供給バスＰＤのヒユーズｆＤ１〜ｆＤｎがすべて導
通状態にある場合には、電圧供給パスＰＤ上の電位は電
源電位Ｖｃｃレベルにある。このときアドレス変化検出
信号ＡＴＤが発生され、ｎ型トランジスタＱＮＩがオン
状態となり電圧供給パスＰＤ上の電位を接地電位Ｖｓｓ
レベルへ低下させようとする。しかしかながら、このｎ
型トランジスタＱＮＩのオン抵抗は大きく設定されてい
るため、電圧供給バスＰＤの電位降下はほとんど生じず
、電圧供給バスＰＤの電位は電源電位ＶｃＣレベルに保
持される。

一方、電圧供給バスＰＤにおいて１個のヒユーズｆＤｋ
が切断された場合を考える。この場合アドレス変化検出
信号ＡＴＤの発生に応答してｎ型トランジスタＱＮＩが
オン状態となり、電源電位Ｖｃｃから切り離された電圧
供給バスＰＤの部分の電位が接地電位Ｖｓｓレベルへ降
下する。この電源電位Ｖｃｃから切り離された部分の電
位がインバータＩＮのしきい値を越えると、インバータ
ＩＮの出力は“Ｈ″レベルなり、ｎ型トランジスタＱＮ
２がオン状態となり、急速にこの分離された部分が電位
が接地電位Ｖｓｓレベルに放電される。この電源電位Ｖ
ｃｃから切り離された部分の電位はこのインバータＩＮ
とｎ型トランジスタＱＮ２とのラッチ回路により設置電
位Ｖｓｓレベルにラッチされる。これにより、電圧供給
バスＰＤにおいて電源電位Ｖｃｃから切り離された回路
部分は確実に接地電位Ｖｓｓレベルに高速で設定される
。

電圧供給バスＰＣに対しては、電位設定回路２８が設け
られる。電位設定回路２８はｐ型トランジスタＱＰＩＯ
，ＱＰ２０およびインバータＩＰを含む。ｐ型トランジ
スタＰ　Ｑ　１．０は負極性のアドレス変化検出信号Ａ
ＴＤＮに応答してオン状態となり電圧供給バスＰＣの他
方端を電源電位ＶｃＣレベルに接続する。ｐ型トランジ
スタＱＰ２０は電圧供給バスＰＣの他方端を、インバー
タＩＰの出力に応答してオフ状態となって電源電圧Ｖｃ
Ｃに接続する。インバータＩＰは電圧供給バスＰＣの他
方端電位を反転してｐ型トランジスタＱＰ２０のゲート
へ印加する。アドレス変化検出信号ＡＴＤＮはアドレス
変化時に発生される負極性のパルス信号であり、アドレ
ス変化時点において“Ｌ”レベルに立下がる。このｐ型
トランジスタＱＰＩＯのオン抵抗は大きく設定される。

これにより、ヒユーズｆｃｌ〜ｆｃｎのいずれもがオン
状態の場合においてもたとえｐ型トランジスタＱＰＩＯ
がオン状態となっても電圧供給バスＰＣの電位が上昇し
ないように設定される。ヒユーズｆｃ１〜ｆｃｎのいず
れかが切断された場合にはｐ型トランジスタＱ　Ｐ　ｉ
　Ｏがアドレス変化検出信号ＡＴＤＮに応答してオン状
態となり接地電位ＶｓＳから切り離された回路部分の電
位を上昇させる。

この接地電位Ｖｓｓから切り離された部分の電位がイン
バータＩＰのしきい値を越えると、ｐ型トランジスタＱ
Ｐ２０がオン状態となりこの部分を高速で電源電位Ｖｃ
ｃレベルに充電する。ｐ型トランジスタＱＰ２０とイン
バータＩＰはラッチ回路を構成しており、第２電圧供給
バスＰＣの接地電位Ｖｓｓから切り離された部分を電源
電位ＶｃＣレベルに設定する。

これらの電位設定回路２７．２８により不良アドレス救
済時において第１および第２の電圧供給バスＰＣ，ＰＣ
に対してそれぞれ接地電位Ｖｓｓおよび電源電位ＶＣＣ
を急速かつ安定に供給することが可能となる。

第１１図および第１２図の構成においてはヒユーズｆＤ
１〜ｆＤｎがすべて導通状態の場合、電圧供給パスＰＤ
の電位は電Ｉ！Ａ電位Ｖｃｃに設定される。しかしなが
ら、第１３図に示すようにヒユーズｆＤ１−ｆＤ口がす
べて導通状態のときに電圧供給バスＰＤの電位を接地電
位Ｖｓｓに設定する構成を用いることも可能である。

第１３図を参照して、電圧供給バスＰＤは、その−万端
が高抵抗体ＺＤを介して電源電圧Ｖｃｃに接続される。

電圧供給バスＰＤの一方端と接地電位Ｖｓｓとの間にヒ
ユーズｆＤ１〜ｆＤｎが直列に接続される。電圧供給バ
スＰＣの構成は第１１図に示す構成と同様である。次に
動作について説明する。

不良メモリセルが存在しない場合においては電圧供給バ
スＰＤには常時、接地電位Ｖｓｓが供給され、ｎ型トラ
ンジスタＱＡＩ〜ＱＡｎはオフ状態となる。一方、ＮＯ
Ｒ回路Ｎ１〜Ｎｎは、その入力がともに接地電位Ｖｓｓ
レベルにあるため、電源電位Ｖｓｓレベルの信号を出力
する。これにより、ｎ型トランジスタＱＢＩ〜ＱＢｎが
オン状態となる。したがって、カラムデコーダ出力信号
線Ｙ１〜Ｙｎは、このｎ型トランジスタＱＢＩ〜ＱＢｎ
を介してカラムＣ２〜Ｃｎ＋１に接続される。

今、カラムＣｉ上に不良メモリセルか存在した場合を考
える。この場合、電圧供給バスＰＤ上のヒユーズｆＤｉ
−１を切断する。これによりｎ型トランジスタＱＡＩ〜
ＱＡ−１のゲートには電源電位Ｖｃｃが高抵抗体ＺＴを
介して供給され、ｎ型トランジスタＱＡＩ〜ＱＡｉ−１
はオン状態となる。また、ＮＯＲ回路Ｎ１〜Ｎｉ〜１は
、その各々が、その入力の一方が電源電位Ｖｃｃに上昇
するため、接地電位Ｖｓｓレベルの信号を出力する。こ
れによりｎ　Ｗ　トランジスタＱＢＩ〜ＱＢｉ−１がオ
フ状態となる。これにより、カラムデコーダ出力信号線
Ｙ１〜Ｙｉ−１は各々ｎ型トランジスタＱＡＩ〜ＱＡｉ
−１を介してカラムＣ１〜Ｃ４−１に接続される。この
とき残りのカラムデコーダ出力信号線Ｙｉ−Ｙｎは、オ
ン状態のｎ型トランジスタＱＢｉ−ＱＢｎを介してカラ
ムＣｉ十１〜Ｃｎ＋１に接続される。

さらに、カラムＣｊ上（ｊ＞ｉ）上にも不良メモリセル
が存在した場合を考える。この場合第１１図に示す場合
と同様にして電圧供給バスＰＣ上のヒユーズｆＣｊ−１
をさらに追加的に切断すればよい。これにより、ＮＯＲ
回路Ｎｊ−１〜Ｎｎの出力信号レベルは”Ｌ″レベルな
り、ｎ型トランジスタＱＢ　ｊ−１〜ＱＢｎがすべてオ
フ状態となり、一方ｎ型トランジスタＱＣｊ−１−ＱＣ
ｎがオン状態となる。これによりカラムデコーダ出力信
号線Ｙ１〜Ｙｉ−１がｎ型トランジスタＱＡ１〜ＱＡｉ
−１を介してカラムＣ１〜Ｃ１−１に接続される。また
出力信号線Ｙｉ−Ｙｊ−２はｎ型トランジスタＱＢｉ−
ＱＢｊ　−２を介してカラムＣｉ〜Ｃｊ−１に接続され
る。出力信号線Ｙｊ−Ｙｎはｎ型トランジスタＱＣｊ　
　１〜ＱＣｎを介してカラムＣｊ＋１〜Ｃｎ＋２に接続
される。

この第１３図に示す構成においても不良カラム１本につ
きヒユーズを１箇所切断するのみで不良カラムを救済す
ることが可能となる。また、第１３図に示す構成におい
て第１および第２の高抵抗体ＺＣ，ＺＤの代わりに第１
２図に示す電位設定回路２８を用いることも可能である
。

第１１図ないし第１３図においてはカラム救済を一例と
して示したが、同一構成の救済回路をロウ救済に対し用
いることも可能である。このロウ救済に用いた場合には
、ロウデコーダ３を信号ＮＥＤで非活性化する必要がな
く、したがって不良セルを含むロウが一旦選択されるこ
とが全くないのでアクセス時間を短縮することができる
。

第１４図に第１１図ないし第１３図に示す構成をロウ救
済に用いた際の変更例を示す。第１４図においてロウデ
コーダ３は出力信号線Ｘ１〜Ｘｎを有しており、これに
対しｎ＋２本のロウＲ１〜Ｒｎ＋２が設けられる。ロウ
デコーダ出力信号線Ｘ１〜ＸｎとロウＲ１〜Ｒｎ＋２と
の間には救済回路のスイッチング素子ＱＡＩ〜ＱＡｎ、
ＱＢＩ〜ＱＢｎおよびＱＣＩ〜ＱＣｎが配設される。ス
イッチング素子（ｎ型トランジスタ）ＱＡｋはロウデコ
ーダ出力信号線ＸｋをロウＲｋに接続する。

ｎ型トランジスタＱＢｋはロウデコーダ出力信号線Ｘｋ
をロウＲｋ＋１に接続する。ｎ　’４２　）ランジスタ
ＱＣｋはロウデコーダ出力信号ｉＸｋをロウＲｋ＋２に
接続する。この構成においては、スイッチング素子部分
のみが示されているが、第１１図ないし第１３図に示す
構成と同様に電圧供給バスおよびヒユーズおよびＮＯＲ
回路が配設されている。このロウデコーダ３の出力はス
イッチング素子ＱＡｋ、ＱＢｋ、ＱＢｋを介してロウＲ
１〜Ｒｎ＋２を駆動しており、出力信号振幅が損なわれ
てロウを高速駆動することかできずアクス時間が低下す
るという問題が生じることが考えられる。

このため、各ロウＲ１〜Ｒｎ＋２とスイッチング素子Ｑ
Ａ１〜ＱＡｎ、ＱＢＩ〜ＱＢｎおよびＱＣ１〜ＱＣｎの
間にロウドライバＸＤＩ〜ＳＤｎ＋２が配設される。こ
のロウドライバＸＤＩ＝ＸＤｎ＋２は通常のバッファア
ンプで構成されており、このロウドライバＸＤｋを設け
ることにより０ウデコーダ３出力に応答して高速選択の
ロウを駆動することが可能となり、半導体記憶装置の高
速動作を実現することができる。

なお上述の実施例における救済回路のスイッチングトラ
ンジスタの導電型は電圧供給バスの電圧極性およびヒユ
ーズの配置を異ならせることにより逆にすることも可能
である。

［発明の効果〕 以上のようにこの発明によれば、ロウまたはカラムデコ
ーダ出力信号線の各々をスイッチング手段を介して複数
のロウまたはカラムに選択的に接続し、スイッチング手
段の接続態様を切換えるだけで不良ロウまたはカラムを
避けて正常なロウまたはカラムにデコード出力信号線の
各々が接続されるように構成しているので、ロウまたは
カラム救済に必要とされる不良ロウおよび不良カラムを
記憶するプログラム回路およびスペアロウまたはスペア
カラムを選択するスペアデコーダが不必要となり、救済
回路に必要とされるチップ面積を低減することが可能と
なり、集積度が高い半導体記憶装置を得ることができる
。

また、ロウデコーダまたはカラムデコーダの活性化によ
り不良ロウの選択が生じることはないため、高速でロウ
選択を行なえることができアクセス時間を低減すること
が可能となる。

さらに、スイッチング手段の接続態様の切換えは、数箇
所（最低１カ所）のヒユーズの切断を行なうだけで実行
することができるので、救済作業におけるスループット
および救済成功率を向上することができ、半導体記憶装
置の歩留りを向上させることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるロウ救済回路の構成
の一例を示す図である。第２図はこの発明による半導体
記憶装置の全体の概略構成の一例を示す図である。第３
図はこの発明の第２の実施例であるロウ救済回路の具体
的構成を示す図である。第４図はこの発明の第３の実施
例であるカラム救済回路の具体的構成を示す図である。 第５図はこの発明の第４の実施例であるロウ救済下位の
具体的構成を示す図である。第６図は大容量スタティッ
ク型半導体記憶装置の全体の概略構成を示す図であり、
メモ１ノセルアレイが複数のセクションに分割された構
成を示す図である。第７図はこの発明によるカラム救済
回路を単純に第６図に示すセクション方式のスタティッ
ク型半導体記憶装置に適用した際の構成を示す図である
。第８図はこの発明の第５の実施例であるカラム救済回
路の構成を概略的に示す図であり、第７図に示すカラム
救済回路の改良例を示す図である。第９Ａ図および第９
Ｂ図はこの発明の第６の実施例であるロウ救済回路の構
成を示す図である。第１０Ａ図および第１０Ｂ図はこの
発明の第７の実施例であるカラム救済回路の構成を概略
的に示す図である。 第１１図はこの発明の第８の実施例であるカラム救済回
路の構成を示す図である。第１２図はこの発明の第９の
実施例であるカラム救済回路の構成を示す図である。第
１３図はこの発明の第１０の実施例であるカラム救済回
路の構成を示す図である。第１４図はこの発明の第１１
の実施例であるロウデコーダ救済回路の構成を示す図で
ある。第１５図は従来の半導体記憶装置の全体の構成を
概略的に示す図である。 図において、１はメモリセルアレイ、３はロウデコーダ
、４はロウ救済回路、６はカラムデコーダ、７はカラム
救済回路、９はカラム選択ゲート、Ｘ１〜Ｘｎはロウデ
コーダ出力信号線、Ｒ１−Ｒｎ＋１はロウ、ＸＤ１〜Ｘ
Ｄｎ＋２はロウドライバ、Ｙ１〜Ｙｎはカラムデコーダ
出力信号線、Ｃ１〜Ｃｎ＋２はカラム、１７，２７．２
８は電位設定回路、ｆｌ　〜ｆｎ、ｆＡ１〜ｆＡｎ、ｆ
Ｂ１〜ｆＢｎ、ｆｃ１〜ｆｃｎ、ｆＤｌ　〜ｆＤｎはヒ
ユーズ、ＱＰＩ、ＱＰｎ、ＱＮＩ　〜ＱＮｎ、ＴＡ１、
ＴＡｎ、ＴＢ、ＱＡＩ〜ＱＡｎ、ＱＢＩ〜ＱＢｎ、ＳＡ
Ｉ　〜ＳＡｎ、ＳＢＩ　〜ＳＢｎ、５ＩＡ１〜５ＩＡｎ
、５２Ａ１〜５２Ａｎ、５ＩＢＩ〜５ＩＢｎ、５２Ｂ１
〜５２Ｂｎは救済回路を構成するスイッチング素子、Ｎ
１〜ＮｎはＮＯＲ回路、ＰＡ、ＰＢ、ＰＣ，ＰＤ、Ｐは
電圧供給バス、ＭＣはメモリセル、ＺＡ、ＺＢ、ＺＣ，
ＺＤｊｉ高抵抗体である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (6)

【特許請求の範囲】
1. （１）行および列からなるマトリクス状に配列された複
   数個のメモリセルを有するメモリセルアレイと、各々に
   前記メモリセルアレイの１行のメモリセルが接続される
   複数の行線と、各々に前記メモリセルアレイの１列のメ
   モリセルが接続される複数の列線とを有する半導体記憶
   装置における不良ビット救済回路であって、 外部から与えられるアドレス信号に応答して前記複数の
   行または列線から対応の行または列線を選択するデコー
   ダ手段、前記デコーダ手段はｎ本の出力信号線を有し、
   かつ前記メモリセルアレイは少なくとも（ｎ＋１）本の
   行または列線を有し、前記デコーダ手段出力信号線と前
   記複数の行または列線との間に設けられる選択手段、前
   記選択手段は１本のデコーダ手段出力信号線を複数の連
   続的に隣接する行または列線の組のうちのいずれか１本
   に選択的に接続し、および 前記選択手段の接続態様を規定する手段を備え、前記規
   定手段は不良ビットを含む行または列線を除いて連続的
   に隣接する複数の行または列線と前記デコーダ手段出力
   信号線とを１対１対応で接続するように前記選択手段の
   接続態様を規定する、半導体記憶装置における不良ビッ
   ト救済回路。
2. （２）請求項１の半導体記憶装置における不良ビット救
   済回路であって、 前記複数の行または列線は（ｎ＋１）本設けられており
   、前記選択手段は、 前記デコーダ手段出力信号線の各々に対応して設けられ
   、対応の出力信号線を隣接する２本の行または列線に択
   一的に接続可能な同一構成のスイッチング手段を含み、 前記規定手段は、不良ビットが存在するとき、該不良ビ
   ットを含む行または列線に対応するデコーダ手段出力信
   号線に関して前記スイッチング手段を２つの組に分割し
   、一方の組に属するスイッチング手段の接続態様と他方
   の組に属するスイッチング手段の接続態様とが相反する
   ように前記スイッチング手段の接続態様を設定する。
3. （３）特許請求の範囲第１項記載の半導体記憶装置にお
   ける不良ビット救済回路であって、前記複数の行または
   列線は（ｎ＋２）本配設されており、 前記選択手段は、 （ｎ＋１）本の副信号線、 前記デコーダ手段出力信号線と前記副信号線との間に配
   設される第１の選択手段、前記第１の選択手段は、前記
   デコーダ手段出力信号の線の各々に対応して設けられ対
   応のデコーダ手段出力信号線を２本の隣接する副信号線
   の一方に択一的に接続する複数の第１の接続手段を含み
   、 前記第１の選択手段の接続手段の接続態様を規定する第
   １の規定手段、 前記副信号線と前記行または列線との間に配設される第
   ２の選択手段、前記第２の選択手段は前記副信号線の各
   々に対応して設けられ、対応の副信号線を２本の連続し
   て隣接する行または列線のいずれか一方に択一的に接続
   する第２の接続手段を含み、および 前記第２の選択手段の第２の接続手段の接続態様を規定
   する第２の規定手段を有し、 前記第１の規定手段は、 第１の行または列線が不良ビットを含むとき前記第１の
   行または列線に対応するデコーダ手段出力信号線を含む
   第１の組における連続して隣接するデコーダ手段出力信
   号線と残りの連続して隣接するデコーダ手段出力信号線
   の第２の組とに対して前記第１の接続手段の接続態様を
   相反させる手段を含み、前記第１の接続手段は前記出力
   信号線の組に対応して第１および第２の組に分割され、
   および 前記第２の規定手段は、 前記メモリセルアレイにおいてさらに第２の行または列
   線が不良ビットを含むとき、前記第２の接続手段におい
   て、前記第２の行または列線に接続される接続手段をそ
   れぞれ１つずつ含む接続手段の第１の組と第２の組とに
   おいてその接続態様が相反するように前記第２の接続手
   段の接続態様を規定する手段を含み、前記第１の接続手
   段の第１の組と前記第２の接続手段の第１の組とは同一
   の接続態様を有し、かつ前記第１の接続手段の第２の組
   と前記第２の接続手段の第２の組とは同一の接続態様を
   有し、 これにより前記ｎ本のデコーダ手段出力信号線は前記第
   １および第２の行または列線を除いて連続的に隣接する
   ｎ本の行または列線に１対１対応で接続される。
4. （４）特許請求の範囲第１項記載の半導体記憶装置にお
   ける不良ビット救済回路であって、前記行または列線は
   （ｎ＋２）本配設され、前記選択手段は、前記デコーダ
   手段出力信号線の各々に対応して設けられる複数のスイ
   ッチング手段を含み、前記スイッチング手段は対応のデ
   コーダ手段出力信号線を２本の行または列線の組の一方
   に択一的に接続し、前記組の２本の行または列線の間に
   は隣接するスイッチング手段に接続される１本の行また
   は列線が存在し、 前記規定手段は、 ２本の隣接する行または列線に不良ビットが存在すると
   き、前記不良ビットを含む行または列線に対応するデコ
   ーダ手段出力信号線をともに含む第１の出力信号線の組
   の各々の出力信号線に対応して設けられたスイッチング
   手段の接続態様のみを前記不良ビットが存在しないとき
   と相反するように前記接続手段の接続態様を規定する手
   段を含み、 これにより、前記デコーダ手段の出力信号線は前記２本
   の不良ビットを有する隣接する行または列線を除いて残
   りのｎ本の行または列線に１対１対応で接続される。
5. （５）特許請求の範囲第１項記載の半導体記憶装置にお
   ける不良ビット救済回路であって、前記行または列線は
   （ｎ＋２）本配設され、前記選択手段は、 前記デコーダ手段出力信号線の各々に対応して設けられ
   る複数の接続手段を含み、前記接続手段の各々は、対応
   の出力信号線を連続して隣接する３本の行または列線の
   いずれかに択一的に接続するスイッチング手段を有し、 前記規定手段は、 不良ビットを含む行または列線が第１の行または列線の
   １本のとき前記第１の行または列線が不良ビット不存在
   時に接続されるデコーダ手段出力信号線を含む出力信号
   線の第１の組と残りの出力信号線の第２の組とで前記接
   続手段の接続態様を異ならせる手段を含み、これにより
   前記デコーダ手段出力信号線が前記第１の行または列線
   を除いて連続的に隣接する行または列線へ１対１対応で
   接続され、 かつさらに、前記規定手段は前記デコーダ手段出力信号
   線の第１の組に含まれる出力信号線に接続される第２の
   行または列線に不良ビットが存在するときには前記第１
   の組において前記第２の行または列線に対応するデコー
   ダ手段出力信号線を含む第３の信号線の組と残りの出力
   信号線の組および前記第２の出力信号線の第２の組とで
   前記接続手段の接続態様を異ならせる手段を含み、これ
   により前記出力信号線の第１の組は前記第２の行または
   列線を除いて連続的に隣接する行または列線へ１対１対
   応で接続される。
6. （６）行および列からなるマトリクス状に配列された複
   数個のメモリセルを有するメモリセルアレイと、各々に
   前記メモリセルアレイの１行のメモリセルが接続される
   複数の行線と、各々に前記メモリセルアレイの１列のメ
   モリセルが接続される複数の列線とを有する半導体記憶
   装置において、デコーダ手段出力信号線がｎ本のとき前
   記行または列線を少なくとも（ｎ＋１）本配設し、不良
   ビットが存在するときには前記不良ビットを含む行また
   は列線を除いて連続的に隣接する行または列線へ前記デ
   コーダ手段出力信号線を１対１対応で接続するようにし
   たことを特徴とする、半導体記憶装置における不良ビッ
   ト救済回路。