JPH0382080A - バイポーラ型半導体スィッチング装置 - Google Patents
バイポーラ型半導体スィッチング装置Info
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- JPH0382080A JPH0382080A JP21963289A JP21963289A JPH0382080A JP H0382080 A JPH0382080 A JP H0382080A JP 21963289 A JP21963289 A JP 21963289A JP 21963289 A JP21963289 A JP 21963289A JP H0382080 A JPH0382080 A JP H0382080A
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- Japan
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- electrode
- leading
- main
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はバイポーラ型半導体スイッチング素子の構造
に関し、特にＧＴＯサイリスク、 ＳＩサイリスタ等の
高速大容量素子のゲート電極構造に関するものである。
に関し、特にＧＴＯサイリスク、 ＳＩサイリスタ等の
高速大容量素子のゲート電極構造に関するものである。
従来のものの例として両面埋込ゲート型静電誘導サイリ
スタ（以下Ｂｕｒｉｅｄ−Ｇａｔｅ ｔｙｐｅ ＤＱｕ
ｂｌｅ ＧａｔｅＳｔａｔｉｃ Ｉｎｄｕｃｔｉｏｔｈ
Ｔｈｙｒｉｓｔｏｒの一部ととってＤＧ−３ＩＴｈと
略す）を説明する。当社において試作したＤＧ−８ＩＴ
ｈ （Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ １９８８ Ｉｎ
ｔｅｒｒａｔｉｏｎａｌＳｙｍｐｏｓｉｎｒｎ ｏｎ
Ｐｍｅｒ Ｓｅｍｔ ｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｕ
ｓ 、 Ｔｏｋｙｏ。
スタ（以下Ｂｕｒｉｅｄ−Ｇａｔｅ ｔｙｐｅ ＤＱｕ
ｂｌｅ ＧａｔｅＳｔａｔｉｃ Ｉｎｄｕｃｔｉｏｔｈ
Ｔｈｙｒｉｓｔｏｒの一部ととってＤＧ−３ＩＴｈと
略す）を説明する。当社において試作したＤＧ−８ＩＴ
ｈ （Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ １９８８ Ｉｎ
ｔｅｒｒａｔｉｏｎａｌＳｙｍｐｏｓｉｎｒｎ ｏｎ
Ｐｍｅｒ Ｓｅｍｔ ｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｕ
ｓ 、 Ｔｏｋｙｏ。
ｐｐ、 １８３〜１８８ ｒ Ａ Ｄｏｕ）ｃｕｅ −
Ｇａｔｅ −Ｔｙｐｅ ５ｔａｔｉｃ −ｔｎｄｕｃｔ
ｉｏｎＴｈｙｒｉｓｔｏｒ Ｊ ）に示された断面模式
図を第４図に示す。
Ｇａｔｅ −Ｔｙｐｅ ５ｔａｔｉｃ −ｔｎｄｕｃｔ
ｉｏｎＴｈｙｒｉｓｔｏｒ Ｊ ）に示された断面模式
図を第４図に示す。
図において（１）はＮ高比抵抗半導体基板、（２）はｐ
高比抵抗半導体基板で、この中に各々反灯導電型の第１
．第２ゲート領域＋３＋ 、 ＋４１があり、カソード
＋ Ｎ低抵抗領域（５）とアノードＰ低抵抗頗域（６）の間
を流れる主電流のオン・オフを制御する。＋７） １８
＋ ＋９） ｔｌ（Ｄは咎々カソード、アノード、第１
ゲート、第２ゲート部の電極配線、ａｎｔｉｚはアノー
ド（６）−力ソード（５）間を流れる主電流の通路とな
る高比抵抗チャネル明域、（１３は素子の機械的補強と
辷−トシンクを兼ねた陽極Ｍｏ板で、第２ゲート電極配
線αＧの取り１１１ Ｌ、部分の中央のゲート部Ｍａｉ
ｌｌ （１４は、絶縁用セラミックシールα９で絶縁さ
れ、同じく素子周辺部のＭｏ部もＵ■の絶縁用セラミッ
クで絶縁する。０７）はＰＮ接合がｇｌＨしている素子
周辺部の機械的−電気的安定化のためにＳｔゴム尋で形
成したパッジベージ茜ン膜、（至）は従来技術の特徴的
な半田等の金属配線である。
高比抵抗半導体基板で、この中に各々反灯導電型の第１
．第２ゲート領域＋３＋ 、 ＋４１があり、カソード
＋ Ｎ低抵抗領域（５）とアノードＰ低抵抗頗域（６）の間
を流れる主電流のオン・オフを制御する。＋７） １８
＋ ＋９） ｔｌ（Ｄは咎々カソード、アノード、第１
ゲート、第２ゲート部の電極配線、ａｎｔｉｚはアノー
ド（６）−力ソード（５）間を流れる主電流の通路とな
る高比抵抗チャネル明域、（１３は素子の機械的補強と
辷−トシンクを兼ねた陽極Ｍｏ板で、第２ゲート電極配
線αＧの取り１１１ Ｌ、部分の中央のゲート部Ｍａｉ
ｌｌ （１４は、絶縁用セラミックシールα９で絶縁さ
れ、同じく素子周辺部のＭｏ部もＵ■の絶縁用セラミッ
クで絶縁する。０７）はＰＮ接合がｇｌＨしている素子
周辺部の機械的−電気的安定化のためにＳｔゴム尋で形
成したパッジベージ茜ン膜、（至）は従来技術の特徴的
な半田等の金属配線である。
次に動作について説明する。
ＤＧ−８Ｉ Ｔｈは第１ゲート（３）−力ソード（５）
間及び第２ゲート（４）−丁ノード（６）間に印加する
順または逆バイアスによって、主電流通路となるチャネ
ル領域Ｑｌｌ（１２１部で空乏層を消滅生成させ、チャ
ネル領域（Ｉｌｌ（２）を開閉させる事によって主電流
を０Ｎ−ＯＦＦする。従って、主電流通路を限られた素
子面積内でＩＢ来る限り沢山取りかつ、ゲート逆バイア
ス時の逆バイアス電圧を出来るだけ高く出来る様にする
為には、第１ゲートとカソード或は第２ゲートとアノー
ドが３次元的な配直になる埋込みゲート構造が有効であ
る。この構造の場合、ゲートを取り出す為にはカソード
及びアノード部をメサエッチで島状に残した形になるの
で、ゲート部分の電極取り出し部とアノード及びカソー
ド電極部で約３０μｍｌの段差が生じる。
間及び第２ゲート（４）−丁ノード（６）間に印加する
順または逆バイアスによって、主電流通路となるチャネ
ル領域Ｑｌｌ（１２１部で空乏層を消滅生成させ、チャ
ネル領域（Ｉｌｌ（２）を開閉させる事によって主電流
を０Ｎ−ＯＦＦする。従って、主電流通路を限られた素
子面積内でＩＢ来る限り沢山取りかつ、ゲート逆バイア
ス時の逆バイアス電圧を出来るだけ高く出来る様にする
為には、第１ゲートとカソード或は第２ゲートとアノー
ドが３次元的な配直になる埋込みゲート構造が有効であ
る。この構造の場合、ゲートを取り出す為にはカソード
及びアノード部をメサエッチで島状に残した形になるの
で、ゲート部分の電極取り出し部とアノード及びカソー
ド電極部で約３０μｍｌの段差が生じる。
従来のＤＧ−９ＩＴｈの様な大谷針バイポーラ型半導体
スイッチング装置は以上の様に構成されていたので下記
の様な問題点があった。
スイッチング装置は以上の様に構成されていたので下記
の様な問題点があった。
第１に、素子中央ゲート取り１１３６部が前述の様に数
１０μ風くぼんだ形になっている為に、本来は陽極ＭＯ
円板の中央ゲート電極取１４）部を素子側のくぼみ具合
に応じて突ｌＨｔ、た形状にしておく事が望ましいが、
Ｍｏ板表面粗さの加工精度、絶縁セラミックシールの構
造、素子側段差のばらつき専を考慮すれば、事実上不可
能であるため、第４図に示した様に素子側或はＭＯ側Ｑ
４）の少（とら一方に中日電極（財）の様な段差形状に
対しである程度加熱融解や変形などによって融通性か生
じる電極材料を用いて配線を行わなくてはならないので
、電極形状の制御性が悪く、素子の信頼性が取れにくい
と云う問題があった。
１０μ風くぼんだ形になっている為に、本来は陽極ＭＯ
円板の中央ゲート電極取１４）部を素子側のくぼみ具合
に応じて突ｌＨｔ、た形状にしておく事が望ましいが、
Ｍｏ板表面粗さの加工精度、絶縁セラミックシールの構
造、素子側段差のばらつき専を考慮すれば、事実上不可
能であるため、第４図に示した様に素子側或はＭＯ側Ｑ
４）の少（とら一方に中日電極（財）の様な段差形状に
対しである程度加熱融解や変形などによって融通性か生
じる電極材料を用いて配線を行わなくてはならないので
、電極形状の制御性が悪く、素子の信頼性が取れにくい
と云う問題があった。
第２に、本来、サイリスタ等の大電力素子は隅板Ｍｏ電
極等との電気的・機械的・熱的密着性を良くするために
、 Ａ／金合金法で半導体基板と陽極板とを貼り付ける
のであるが、ゲート電極取りＩｎ Ｌ部分が第４図００
の様にくぼんでいるので、ゲート部分の合金接着か不可
能で、従ってこの場合も、素子電気特性の長期に渡る信
頼性確保が煤かしいと云う問題があった。
極等との電気的・機械的・熱的密着性を良くするために
、 Ａ／金合金法で半導体基板と陽極板とを貼り付ける
のであるが、ゲート電極取りＩｎ Ｌ部分が第４図００
の様にくぼんでいるので、ゲート部分の合金接着か不可
能で、従ってこの場合も、素子電気特性の長期に渡る信
頼性確保が煤かしいと云う問題があった。
第３に、素子のパッケージ組立ての際に、数１００Ｋｆ
ｆ／ｃｄの圧力で素子圧接を行うが、中央第２ゲート部
が広範囲にわたり陽極板Ｍｏ板と離れた状態であるので
、圧接圧力をあまり大きくとれず、ｌｋ極側のカソード
電極配線や第１ゲートの電極配線部での接触抵抗が不安
定になるε云う問題があった。
ｆ／ｃｄの圧力で素子圧接を行うが、中央第２ゲート部
が広範囲にわたり陽極板Ｍｏ板と離れた状態であるので
、圧接圧力をあまり大きくとれず、ｌｋ極側のカソード
電極配線や第１ゲートの電極配線部での接触抵抗が不安
定になるε云う問題があった。
第４に、半導体基板と陽極板の少くとも一方に数１０μ
汎の厚膜金属電極を設ける工程が必要なために、工程的
にもＡ／金合金法よる接着工程より複雑かつ長くなると
云う問題があった。
汎の厚膜金属電極を設ける工程が必要なために、工程的
にもＡ／金合金法よる接着工程より複雑かつ長くなると
云う問題があった。
この発明は上記の様な問題点を解消する為になされたも
ので、埋込みゲート電極の取り出しを容易にすると同時
に、電気的１機械的な長期信頼性の高い大容緻バｄポー
ラ型半導体スイッチング装置を精度良く間車な工程で得
る事を目的とする。
ので、埋込みゲート電極の取り出しを容易にすると同時
に、電気的１機械的な長期信頼性の高い大容緻バｄポー
ラ型半導体スイッチング装置を精度良く間車な工程で得
る事を目的とする。
〔課題を解決するための手段〕
この発明に係るバイポーラ型半導体スイッチング装置は
、埋込みゲートの取りＩＢ Ｌ部を陰極又は陽極の少く
とも一方と同じ高さで電極を取りＩＢす様にしたもので
ある。
、埋込みゲートの取りＩＢ Ｌ部を陰極又は陽極の少く
とも一方と同じ高さで電極を取りＩＢす様にしたもので
ある。
この発明における埋込みゲート電極の一部を又ッチング
により堀り出す事をせずに、陰極又は陽極と同じ高８の
まま残し、場合によっては表面に埋込みゲート領域と同
一の導伝型領域を形成する事により、ゲート部分の電極
取りＩＢシを容易にし、素子の電気的５機械的信頼性を
向上させる。
により堀り出す事をせずに、陰極又は陽極と同じ高８の
まま残し、場合によっては表面に埋込みゲート領域と同
一の導伝型領域を形成する事により、ゲート部分の電極
取りＩＢシを容易にし、素子の電気的５機械的信頼性を
向上させる。
以下、この発明の一実施例を図について説明する。第１
図において、前記従来のらのと異なる部分は、０校の第
２ゲート取りＩＨｔ、用突起部と、この部分を全体に覆
う（１１の第２ゲート取り出用電極配線である。他の符
号は前記従来のものと同一にっき説明は省略する。
図において、前記従来のらのと異なる部分は、０校の第
２ゲート取りＩＨｔ、用突起部と、この部分を全体に覆
う（１１の第２ゲート取り出用電極配線である。他の符
号は前記従来のものと同一にっき説明は省略する。
次に動作について説明する。
この実施例では中央第２ゲート面上の一部をエツチング
等により堀り出さずに残した形になっているので、ゲー
トの表面は他の陽極部電極（８）と同一の烏さになり、
この部分の第２ゲート取り１）３シ用電極配線Ｑ’ｌを
、アノード電極配線（８）と同一工程で同一材料、同一
厚みで同時に形成する。従って陽極板α諌とアノード電
極配線（８）の接合と同程度の接触抵抗、機械強度及び
電気的信頼性で、第２ゲート取り１ｈシ用電極配線ｔｌ
ｌと陽極板中央ゲート部Ｍｏ！１ｔ１４を接続する事が
出来、パッケージの際の大きな圧接圧力にも耐え得る機
械的強度を素子に持たせる事が１ｂ来る。
等により堀り出さずに残した形になっているので、ゲー
トの表面は他の陽極部電極（８）と同一の烏さになり、
この部分の第２ゲート取り１）３シ用電極配線Ｑ’ｌを
、アノード電極配線（８）と同一工程で同一材料、同一
厚みで同時に形成する。従って陽極板α諌とアノード電
極配線（８）の接合と同程度の接触抵抗、機械強度及び
電気的信頼性で、第２ゲート取り１ｈシ用電極配線ｔｌ
ｌと陽極板中央ゲート部Ｍｏ！１ｔ１４を接続する事が
出来、パッケージの際の大きな圧接圧力にも耐え得る機
械的強度を素子に持たせる事が１ｂ来る。
なお、上記実施例では中央第２ゲート直上の部分をエツ
チングせずに残しただけの表面に、堀１ｂした第２ゲー
ト表面まで延在きせる形で第２ゲート取りｔＢシ用電極
配線ａ湯を形成した形であるが、第２図に示す実施例で
は、中央第２ゲート取り出し用突起部（１ｇ＋の表面を
第２ゲートと同一の導ＥＪＩ（この場合は、Ｎ型領域）
領域■を形成し、モの表面の一部に第２ゲート取りＩＢ
ｔ、用電極配線Ｑｑを形成して屯、同様の効果を得る
事か＃Ｂ来る。
チングせずに残しただけの表面に、堀１ｂした第２ゲー
ト表面まで延在きせる形で第２ゲート取りｔＢシ用電極
配線ａ湯を形成した形であるが、第２図に示す実施例で
は、中央第２ゲート取り出し用突起部（１ｇ＋の表面を
第２ゲートと同一の導ＥＪＩ（この場合は、Ｎ型領域）
領域■を形成し、モの表面の一部に第２ゲート取りＩＢ
ｔ、用電極配線Ｑｑを形成して屯、同様の効果を得る
事か＃Ｂ来る。
又、第２図の実施例では第２ゲート取りＩＢ Ｌ円電極
配線ａ９を陽極Ｍｏ板α諌の中央第２ゲート取り出し用
ゲート部Ｍｏ棒圓と接する部分だけに形成する構造εし
た場合を示したが、この中央第２ゲート取りＩＢ ｔ、
用電極配線曲を、第１図の様に埋込みゲート堀ＩＭ Ｌ
、部表面まで延在させても良い。
配線ａ９を陽極Ｍｏ板α諌の中央第２ゲート取り出し用
ゲート部Ｍｏ棒圓と接する部分だけに形成する構造εし
た場合を示したが、この中央第２ゲート取りＩＢ ｔ、
用電極配線曲を、第１図の様に埋込みゲート堀ＩＭ Ｌ
、部表面まで延在させても良い。
第１図、第２図の実施例では、埋込みゲート取りＩＢＬ
、のメサ型突起部分をアノード側一方だけに形成した場
合について説明したが、第３図の様に埋込みゲート取り
ＩＨＬ突起部をアノード側・カソード側の両方に形成す
る事もｔｂ来る。この場合は、カソード側ゲート取り出
しがカソード部と同一平面に形成されるので、単導体素
子を陽極板等に貼り付けず機械的な圧接だけによるパフ
ケージングを行うフルプレス方式に適合しやすくなる。
、のメサ型突起部分をアノード側一方だけに形成した場
合について説明したが、第３図の様に埋込みゲート取り
ＩＨＬ突起部をアノード側・カソード側の両方に形成す
る事もｔｂ来る。この場合は、カソード側ゲート取り出
しがカソード部と同一平面に形成されるので、単導体素
子を陽極板等に貼り付けず機械的な圧接だけによるパフ
ケージングを行うフルプレス方式に適合しやすくなる。
又、上記実施例では、埋込ゲート型のＤＧ−８ＩＴｈに
ついて説明したが、ＧＴＯ（Ｇａｔｅ−工ｕｒｕ−ＯＦ
Ｆ）サイリスタを初め、バイポーラ型半導体スイッチン
グ素子全体に適用する事がｌｏ来る。
ついて説明したが、ＧＴＯ（Ｇａｔｅ−工ｕｒｕ−ＯＦ
Ｆ）サイリスタを初め、バイポーラ型半導体スイッチン
グ素子全体に適用する事がｌｏ来る。
以上の様ＶＣ，！−の発明によれば、埋込みゲートの取
り出し電極の一部をカソードとアノードの少なくとも一
方と同一高さの平面から取り♂ｂす様に構成したので、
各電極部接触抵抗が小さく安定した、又、Ａ／金合金法
が適用！お来る等素子全体の電気的機械的特性の安定し
た信頼性の高いものが得られる効果がある。
り出し電極の一部をカソードとアノードの少なくとも一
方と同一高さの平面から取り♂ｂす様に構成したので、
各電極部接触抵抗が小さく安定した、又、Ａ／金合金法
が適用！お来る等素子全体の電気的機械的特性の安定し
た信頼性の高いものが得られる効果がある。
第１図はこの発明の一実施例による大容置バイポーラ型
半導体スイッチング装置の例である両面埋込みゲート型
静電誘導サイリスタを示す断面模式図、第２図及び第３
図はこの発明の他の実施例を示す第１図と同種の半導体
スイッチング装置の断面模式図、第４図は従来技術の半
導体スイッチング装置の断面模式図である。 図において、＋１１ 、 （２１は各々Ｎ型、Ｐ型窩比
抵抗半導体基板、 ＋３１１４＋は各々第１ゲートＰ型
、第２ゲー）−Ｎ型低抵抗餉域、＋５１ （６）は各々
カソードＮ型、アノードＰ型低抵抗領域、１７） ＋８
１は各々カソード、アノード電極配線、（９） １ｉｔ
）は各々第１．第２ゲート電極配線、（１１） ｔｌＺ
は各々カソード側・アノード測高比抵抗チャネル領域、
０３はアノードＭｏ板、（１４１はゲート部Ｍｏ棒、ｉ
１９はアノード−第２ゲート間絶縁用セラミックシール
、００は絶縁用セラミックシール、０のはパフシベーシ
タン膜、 ｏｓ Ｇ！第２ゲート取りｌおし用突起部、
（１！Ｊは第２ゲート取り／ＢＬ、用電極配線。 ■は第２ゲーＦ取り出し用突起部表面の第２ゲート乏同
−導伝型明域、Ｑυは、第１ゲート取りＩＢ Ｌ用突起
部、■は第１ゲート取り出し用突起部表面の第１ゲート
と向−導伝型舶載、■は第１ゲート取り／ＨＬ、用電極
配線を示す。 向、図中、同一符号は同一、又は相当部分を示す。
半導体スイッチング装置の例である両面埋込みゲート型
静電誘導サイリスタを示す断面模式図、第２図及び第３
図はこの発明の他の実施例を示す第１図と同種の半導体
スイッチング装置の断面模式図、第４図は従来技術の半
導体スイッチング装置の断面模式図である。 図において、＋１１ 、 （２１は各々Ｎ型、Ｐ型窩比
抵抗半導体基板、 ＋３１１４＋は各々第１ゲートＰ型
、第２ゲー）−Ｎ型低抵抗餉域、＋５１ （６）は各々
カソードＮ型、アノードＰ型低抵抗領域、１７） ＋８
１は各々カソード、アノード電極配線、（９） １ｉｔ
）は各々第１．第２ゲート電極配線、（１１） ｔｌＺ
は各々カソード側・アノード測高比抵抗チャネル領域、
０３はアノードＭｏ板、（１４１はゲート部Ｍｏ棒、ｉ
１９はアノード−第２ゲート間絶縁用セラミックシール
、００は絶縁用セラミックシール、０のはパフシベーシ
タン膜、 ｏｓ Ｇ！第２ゲート取りｌおし用突起部、
（１！Ｊは第２ゲート取り／ＢＬ、用電極配線。 ■は第２ゲーＦ取り出し用突起部表面の第２ゲート乏同
−導伝型明域、Ｑυは、第１ゲート取りＩＢ Ｌ用突起
部、■は第１ゲート取り出し用突起部表面の第１ゲート
と向−導伝型舶載、■は第１ゲート取り／ＨＬ、用電極
配線を示す。 向、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 第１及び第２主電極が主電流通路となる半導体基板を挾
んで両主面に形成されており、少なくとも一方の主電極
の近傍の半導体基板中に主電流のオン・オフを制御する
埋込みゲート電極領域を有するバイポーラ型半導体スイ
ッチング装置において、この埋込みゲートの取り出し部
をメサ形状で形成した少なくとも一方の主電極とほぼ同
一平面上に形成した事を特徴とするバイポーラ型半導体
スイッチング装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21963289A JPH0382080A (ja) | 1989-08-24 | 1989-08-24 | バイポーラ型半導体スィッチング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21963289A JPH0382080A (ja) | 1989-08-24 | 1989-08-24 | バイポーラ型半導体スィッチング装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0382080A true JPH0382080A (ja) | 1991-04-08 |
Family
ID=16738571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21963289A Pending JPH0382080A (ja) | 1989-08-24 | 1989-08-24 | バイポーラ型半導体スィッチング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0382080A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008079959A (ja) * | 2006-09-28 | 2008-04-10 | Tachikawa Blind Mfg Co Ltd | 装飾カーテンレール用リングランナー |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56130969A (en) * | 1980-03-18 | 1981-10-14 | Hitachi Ltd | Semiconductor device |
| JPS6031266U (ja) * | 1983-04-19 | 1985-03-02 | 吉武 一男 | 温室等のカーテン開閉ワイヤの弛緩防止装置 |
| JPS61182260A (ja) * | 1985-02-08 | 1986-08-14 | Toshiba Corp | ゲ−トタ−ンオフサイリスタ |
| JPS62234370A (ja) * | 1986-04-04 | 1987-10-14 | Fuji Electric Co Ltd | Ｇｔｏサイリスタ |
-
1989
- 1989-08-24 JP JP21963289A patent/JPH0382080A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56130969A (en) * | 1980-03-18 | 1981-10-14 | Hitachi Ltd | Semiconductor device |
| JPS6031266U (ja) * | 1983-04-19 | 1985-03-02 | 吉武 一男 | 温室等のカーテン開閉ワイヤの弛緩防止装置 |
| JPS61182260A (ja) * | 1985-02-08 | 1986-08-14 | Toshiba Corp | ゲ−トタ−ンオフサイリスタ |
| JPS62234370A (ja) * | 1986-04-04 | 1987-10-14 | Fuji Electric Co Ltd | Ｇｔｏサイリスタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008079959A (ja) * | 2006-09-28 | 2008-04-10 | Tachikawa Blind Mfg Co Ltd | 装飾カーテンレール用リングランナー |
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