JPH0382162A - ｐチャネル絶縁ゲートバイポーラトランジスタ - Google Patents
ｐチャネル絶縁ゲートバイポーラトランジスタInfo
- Publication number
- JPH0382162A JPH0382162A JP1219286A JP21928689A JPH0382162A JP H0382162 A JPH0382162 A JP H0382162A JP 1219286 A JP1219286 A JP 1219286A JP 21928689 A JP21928689 A JP 21928689A JP H0382162 A JPH0382162 A JP H0382162A
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- JP
- Japan
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- layer
- gate
- base region
- region
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- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分軒〕
本発明は、ｎｐｎバイポーラトランジスタのベス電流を
ｐチャネルＭＯ３ＦＥＴによって供給ｒるｐチャネル絶
縁ゲートバイポーラトランジスタに関する。。
ｐチャネルＭＯ３ＦＥＴによって供給ｒるｐチャネル絶
縁ゲートバイポーラトランジスタに関する。。
電力用スイッチング素子としてｎチャネル絶縁ゲートバ
イポーラトランジスタ （ＩＧＢＴ）が−般に使われ始
めている。これは、ｎチャネル縦型ＭＯ３ＦＥＴのドレ
イン領域のドレイン電極側に９１層を付加したものと言
うことができる。しかし近年、ｐチャネルＩ ＧＢＴが
９ＩＩＩ１１１１回路の簡略化が可能及びインテリジェ
ント化が容易ということで開発がさかんに行われている
。ｐチャネル！ＧＢＴはｎチャネルＩ ＧＢＴの導電型
をすべて逆にしたものである。
イポーラトランジスタ （ＩＧＢＴ）が−般に使われ始
めている。これは、ｎチャネル縦型ＭＯ３ＦＥＴのドレ
イン領域のドレイン電極側に９１層を付加したものと言
うことができる。しかし近年、ｐチャネルＩ ＧＢＴが
９ＩＩＩ１１１１回路の簡略化が可能及びインテリジェ
ント化が容易ということで開発がさかんに行われている
。ｐチャネル！ＧＢＴはｎチャネルＩ ＧＢＴの導電型
をすべて逆にしたものである。
すなわち、第１図に示すようにｎ″基板ｌにバッファ層
としての低抵抗の９層２を、その上に高抵抗層ｐ−層３
を、このｐ−層３の表面部に選択的にｎベース領域４を
、さらにこのベース領域４の表面部に選択的にｐ°ソー
ス領域５をそれぞれ形成し、ｎベース領域４のｐ−層３
とｐ゛ソース領域５で挟まれた領域をチャネル領域とし
て、この上にゲート接続膜６を介してゲート端子Ｇに接
続される多結晶シリコンゲート７を形成する。そして、
ｎベース領域４とｐ゛ソース領域５にエミッタ電極Ｅに
接続されたエミッタ電極８を、またコレクタ層となるｎ
０基板１の表面にコレクタ端子Ｃに接続されるコレクタ
電極９を接触させる。
としての低抵抗の９層２を、その上に高抵抗層ｐ−層３
を、このｐ−層３の表面部に選択的にｎベース領域４を
、さらにこのベース領域４の表面部に選択的にｐ°ソー
ス領域５をそれぞれ形成し、ｎベース領域４のｐ−層３
とｐ゛ソース領域５で挟まれた領域をチャネル領域とし
て、この上にゲート接続膜６を介してゲート端子Ｇに接
続される多結晶シリコンゲート７を形成する。そして、
ｎベース領域４とｐ゛ソース領域５にエミッタ電極Ｅに
接続されたエミッタ電極８を、またコレクタ層となるｎ
０基板１の表面にコレクタ端子Ｃに接続されるコレクタ
電極９を接触させる。
エミッタ電極８とゲート７の間には層間絶縁膜１０が介
在している。
在している。
この素子は、エミッタ電極８を接地し、ゲート７とコレ
クタ電極９に負の電圧を与えると、ＭＯＳＦＥＴがオン
してｐ−Ｎ３に正孔が流れ込む。
クタ電極９に負の電圧を与えると、ＭＯＳＦＥＴがオン
してｐ−Ｎ３に正孔が流れ込む。
これに対応してｎ′″基板ｌからｐ−層３に電子の注入
が起こり、ｐ−層３では伝導度ａｉｍが生じることによ
り、この領域の抵抗が低くなる。
が起こり、ｐ−層３では伝導度ａｉｍが生じることによ
り、この領域の抵抗が低くなる。
Ｉ ＧＢＴにおいては、ソース領域、チャネル領域、ｐ
−層からなる寄生バイポーラトランジスタが存在し、ｎ
ベース領域、ｐ−層、コレクタ層からなるバイポーラト
ランジスタと寄生サイリスタを形成するため、ソース領
域の下側のベース領域を流れる電流による電圧降下が大
きくなってこの寄生サイリスクが点弧するとラフチアツ
ブがおこることはよく知られている。しかし、ｐチャネ
ルＩ ＧＢＴにおいては、ベース領域の抵抗はれチャネ
ルＩ ＧＢＴのベース領域の抵抗の２分の１ないし３分
の１となる。従って、同じ寸法ならばｐチャネルＩＣ；
ＢＴはｎチャネルＩ ＧＢＴと比較して２〜３倍の電流
までランチアンプしないことになる。ところが、実際に
は、ｐチャネルＩ ＧＢＴはｎチャネルＩ ＧＢＴにく
らべて破壊しやすい事がわかっている。これは、空乏層
の強電界中を走行するキャリアがｐチャネルＩ ＧＢＴ
では電子であり、電子のアバランシェ増倍が正孔のそれ
と比較して非常に大きいことが原因である。素子破壊が
問題となるのは、いわゆる短絡時であって、このとき、
素子はオン状態でありながら電源が負荷を介せず直接印
加される。従ってエミッタ。コレクタに電ｌＩＩ電圧が
直接印加され、素子の制御する電流が流れる。ｐチャネ
ルＩ ＧＢＴでは、このときに先に述べたアバランシェ
増倍が急激に発生して素子破壊に至る。
−層からなる寄生バイポーラトランジスタが存在し、ｎ
ベース領域、ｐ−層、コレクタ層からなるバイポーラト
ランジスタと寄生サイリスタを形成するため、ソース領
域の下側のベース領域を流れる電流による電圧降下が大
きくなってこの寄生サイリスクが点弧するとラフチアツ
ブがおこることはよく知られている。しかし、ｐチャネ
ルＩ ＧＢＴにおいては、ベース領域の抵抗はれチャネ
ルＩ ＧＢＴのベース領域の抵抗の２分の１ないし３分
の１となる。従って、同じ寸法ならばｐチャネルＩＣ；
ＢＴはｎチャネルＩ ＧＢＴと比較して２〜３倍の電流
までランチアンプしないことになる。ところが、実際に
は、ｐチャネルＩ ＧＢＴはｎチャネルＩ ＧＢＴにく
らべて破壊しやすい事がわかっている。これは、空乏層
の強電界中を走行するキャリアがｐチャネルＩ ＧＢＴ
では電子であり、電子のアバランシェ増倍が正孔のそれ
と比較して非常に大きいことが原因である。素子破壊が
問題となるのは、いわゆる短絡時であって、このとき、
素子はオン状態でありながら電源が負荷を介せず直接印
加される。従ってエミッタ。コレクタに電ｌＩＩ電圧が
直接印加され、素子の制御する電流が流れる。ｐチャネ
ルＩ ＧＢＴでは、このときに先に述べたアバランシェ
増倍が急激に発生して素子破壊に至る。
本発明の目的は、上述の問題を解決して破壊の起こりに
くいｐチャネルＩＧＢＴを提供することにある。
くいｐチャネルＩＧＢＴを提供することにある。
〔！Ｉ題を解決するための手段）
上記の目的を達成するために、本発明は、ｎ型のコレク
タ層の上にｐ型層が積層され、ｐ型層の表面部に選択的
に複数のｎ型のベース領域が、さらにそのベース領域の
表面部に選択的にｐ型のソースｗ４域がそれぞれ形成さ
れ、ｐ型層とソース領域にはさまれたベース領域の上に
絶縁膜を介してゲート電極が設けられ、ソース領域およ
びベース領域の双方にオーム接触するエミッタ電極と、
コレクタ層にオーム接触するコレクタ電極とを備えたｐ
チャネルｍ縁グート型バイポーラトランジスタにおいて
、ｐ型層とベース領域の間のｐｎ接合のブレークダウン
電圧が６００ Ｖ以上であってベース領域相互間の最小
間隔が１８Ｉｒｍ以上であるものとする。
タ層の上にｐ型層が積層され、ｐ型層の表面部に選択的
に複数のｎ型のベース領域が、さらにそのベース領域の
表面部に選択的にｐ型のソースｗ４域がそれぞれ形成さ
れ、ｐ型層とソース領域にはさまれたベース領域の上に
絶縁膜を介してゲート電極が設けられ、ソース領域およ
びベース領域の双方にオーム接触するエミッタ電極と、
コレクタ層にオーム接触するコレクタ電極とを備えたｐ
チャネルｍ縁グート型バイポーラトランジスタにおいて
、ｐ型層とベース領域の間のｐｎ接合のブレークダウン
電圧が６００ Ｖ以上であってベース領域相互間の最小
間隔が１８Ｉｒｍ以上であるものとする。
第１図に示したｐチャネルＩ ＧＢＴのｎベース領域相
互間の間隔ＬＧを小さくすると特性が悪化する。第２図
は、耐圧６００■のＩ ＧＢＴでコレクタ電流５０Ａに
対するオン電圧のＬＧ依存性を示したものである０図か
られかるように、Ｌ、を小さくするとオン電圧の上昇を
招く、これは大電力のＭＯＳ Ｆ ＥＴ等では以前から
れかっていることで、図の空乏層１１が広がると正孔１
２の流れる径路がせばめられるからで、ＪＦＥＴ （接
合ＦＥＴ）効果ど呼ばれている０本出願人の特許出願に
かかる特願平１−２０３６４号明細書に記載されている
ように、ターンオフ時のアバランシェ破壊を起こしにく
いようにｐ−層３の比抵抗を大きくしていくと空乏層の
広がりが大きくなり、この効果が無視できなくなって第
２図に示すようなオン電圧の上昇を招く、もう一つの問
題は、Ｌ６を小さくする素子のセル密度ないしチャネル
密度が大きくなってしまうため、短絡時に流れるｔ流Ｉ
７が大きくなってしまうことである。第３図は、耐圧６
００Ｖ、を流容量５０ＡのＩＧＢＴで、コレクタ電圧４
００ Ｖにおける短絡電流■、のＬ０依存性を示す、Ｉ
ｐが大きいと、上述の説明から予想されるようにアバラ
ンシェ増倍が発生しやすい、従って、！、を小さくする
方が望ましく、ブレークダウン電圧６００ Ｖの素子で
はオン電圧を３．５ｖ以下、短絡電流１ｐを２００Ａ以
下に抑えるために、Ｌ、は１８ｕ以上であることが有効
である。
互間の間隔ＬＧを小さくすると特性が悪化する。第２図
は、耐圧６００■のＩ ＧＢＴでコレクタ電流５０Ａに
対するオン電圧のＬＧ依存性を示したものである０図か
られかるように、Ｌ、を小さくするとオン電圧の上昇を
招く、これは大電力のＭＯＳ Ｆ ＥＴ等では以前から
れかっていることで、図の空乏層１１が広がると正孔１
２の流れる径路がせばめられるからで、ＪＦＥＴ （接
合ＦＥＴ）効果ど呼ばれている０本出願人の特許出願に
かかる特願平１−２０３６４号明細書に記載されている
ように、ターンオフ時のアバランシェ破壊を起こしにく
いようにｐ−層３の比抵抗を大きくしていくと空乏層の
広がりが大きくなり、この効果が無視できなくなって第
２図に示すようなオン電圧の上昇を招く、もう一つの問
題は、Ｌ６を小さくする素子のセル密度ないしチャネル
密度が大きくなってしまうため、短絡時に流れるｔ流Ｉ
７が大きくなってしまうことである。第３図は、耐圧６
００Ｖ、を流容量５０ＡのＩＧＢＴで、コレクタ電圧４
００ Ｖにおける短絡電流■、のＬ０依存性を示す、Ｉ
ｐが大きいと、上述の説明から予想されるようにアバラ
ンシェ増倍が発生しやすい、従って、！、を小さくする
方が望ましく、ブレークダウン電圧６００ Ｖの素子で
はオン電圧を３．５ｖ以下、短絡電流１ｐを２００Ａ以
下に抑えるために、Ｌ、は１８ｕ以上であることが有効
である。
本発明の実施例を第１図の構造をもつＩＧＢＴについて
説明する。このようなＩＧＢＴを製作するには、先ずｎ
０基板１の表面にエピタキシアル法でｐ゛バフフフ層２
ｐ−層３を積層する。９層３の表面にゲート酸化膜６を
形ｔｃ１ｋに多結晶シリコンゲート７を形威し、次にこ
のゲートをマスクとしてｎベース領域４形威のためのイ
オン注入を行う、ｎベース領域４の熱拡散を行ったのち
、同じくゲート７をマスクとしてｐ゛ソース領域５をイ
オン注入法と熱拡散法により形成する。このあと、ＰＳ
Ｇからなる絶縁膜１０で１覆し、パターニングし、次い
でエミッタ［極８とコレクタ電極を形成することによっ
て素子は完成する０本発明によりｎベース領域４相互間
の間隔り、を、１８ｎ以上、例えば２０１１Ｗａにする
。Ｌ、についてよりわかりやすくするため、第４図、第
５図にエミッタ電極８．絶縁膜ｌＯを除いた平面図を示
す、第４図に示す実施例ではｎベース領域４．ｐ゛ソー
ス領域５、ゲート７はいずれも帯状に形成されており、
ベース領域４の縁部間の間隔は一定であり、その間隔り
、を１８−以上とする。第５図に示す実施例ではベース
領域４．ソース領域５は方形であり、ゲート７は方形の
開口部を除いて一面に覆っている。このときは、Ｌ６は
図示のようにｎベース領域４相互間の間隔の最も狭いと
ころで定義される。
説明する。このようなＩＧＢＴを製作するには、先ずｎ
０基板１の表面にエピタキシアル法でｐ゛バフフフ層２
ｐ−層３を積層する。９層３の表面にゲート酸化膜６を
形ｔｃ１ｋに多結晶シリコンゲート７を形威し、次にこ
のゲートをマスクとしてｎベース領域４形威のためのイ
オン注入を行う、ｎベース領域４の熱拡散を行ったのち
、同じくゲート７をマスクとしてｐ゛ソース領域５をイ
オン注入法と熱拡散法により形成する。このあと、ＰＳ
Ｇからなる絶縁膜１０で１覆し、パターニングし、次い
でエミッタ［極８とコレクタ電極を形成することによっ
て素子は完成する０本発明によりｎベース領域４相互間
の間隔り、を、１８ｎ以上、例えば２０１１Ｗａにする
。Ｌ、についてよりわかりやすくするため、第４図、第
５図にエミッタ電極８．絶縁膜ｌＯを除いた平面図を示
す、第４図に示す実施例ではｎベース領域４．ｐ゛ソー
ス領域５、ゲート７はいずれも帯状に形成されており、
ベース領域４の縁部間の間隔は一定であり、その間隔り
、を１８−以上とする。第５図に示す実施例ではベース
領域４．ソース領域５は方形であり、ゲート７は方形の
開口部を除いて一面に覆っている。このときは、Ｌ６は
図示のようにｎベース領域４相互間の間隔の最も狭いと
ころで定義される。
本発明によれば、ｐ層の表面部に形成されるｎベース層
の間隔Ｌ６を大きくしてＪＦＥＴ効果を起こりに（くす
ることにより、オン抵抗を小さくし、また短絡電流］７
を小さくすることによりアバランシェ増倍を発生しにく
くすることができた。
の間隔Ｌ６を大きくしてＪＦＥＴ効果を起こりに（くす
ることにより、オン抵抗を小さくし、また短絡電流］７
を小さくすることによりアバランシェ増倍を発生しにく
くすることができた。
これによりり、を小さくしたときに比して特性のすぐれ
たｐチャネルＩ ＧＢＴを得ることができた。
たｐチャネルＩ ＧＢＴを得ることができた。
第１図は本発明の実施されるｐチャネルＩＧＢＴの断面
図、第２図はｐチャネルＩＧＢＴにおけるオン電圧とＬ
ｅとの関係線図、第３図はｐチャネルＩ ＧＢＴにおけ
る短絡電流とり、との関係線図、第４図は本発明の一実
施例のｐチャネルＩＧＢＴの平面図、第５図は本発明の
他の実施例のｐチャネルｒ ＧＢＴの平面図である。 １：ｎ１コレクタ層、３：ｐ−層、４：ｎベース領域、
５：ｐ°ソース領域、６：ゲート酸化膜、７：ゲート、
８：工ξツタ電極、９：コレクタ電し 第１噂 第２月 第３図 第４図
図、第２図はｐチャネルＩＧＢＴにおけるオン電圧とＬ
ｅとの関係線図、第３図はｐチャネルＩ ＧＢＴにおけ
る短絡電流とり、との関係線図、第４図は本発明の一実
施例のｐチャネルＩＧＢＴの平面図、第５図は本発明の
他の実施例のｐチャネルｒ ＧＢＴの平面図である。 １：ｎ１コレクタ層、３：ｐ−層、４：ｎベース領域、
５：ｐ°ソース領域、６：ゲート酸化膜、７：ゲート、
８：工ξツタ電極、９：コレクタ電し 第１噂 第２月 第３図 第４図
Claims (1)
- １）ｎ型のコレクタ層の上にｐ型層が積層され、ｐ型層
の表面部に選択的に複数のｎ型のベース領域が、さらに
そのベース領域の表面部に選択的にｐ型のソース領域が
それぞれ形成され、ｐ型層とソース領域にはさまれたベ
ース領域の上に絶縁膜を介してゲート電極が設けられ、
ソース領域およびベース領域の双方にオーム接触するエ
ミッタ電極と、コレクタ層にオーム接触するコレクタ電
極とを備えたものにおいて、ｐ型層とベース領域の間の
ｐｎ接合のブレークダウン電圧が６００Ｖ以上であって
ベース領域相互間の最小間隔が１８μｍ以上であること
を特徴とするｐチャネル絶縁ゲートバイポーラトランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1219286A JP2856257B2 (ja) | 1989-08-25 | 1989-08-25 | ｐチャネル絶縁ゲートバイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1219286A JP2856257B2 (ja) | 1989-08-25 | 1989-08-25 | ｐチャネル絶縁ゲートバイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0382162A true JPH0382162A (ja) | 1991-04-08 |
| JP2856257B2 JP2856257B2 (ja) | 1999-02-10 |
Family
ID=16733125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1219286A Expired - Lifetime JP2856257B2 (ja) | 1989-08-25 | 1989-08-25 | ｐチャネル絶縁ゲートバイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2856257B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351042B1 (ko) * | 2000-04-04 | 2002-09-05 | 페어차일드코리아반도체 주식회사 | 역방향 차폐 모드에서도 높은 브레이크다운 전압을 갖는절연 게이트 바이폴라 트랜지스터 및 그 제조방법 |
| US11694995B2 (en) | 2020-09-17 | 2023-07-04 | Kioxia Corporation | Semiconductor memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62283669A (ja) * | 1986-06-02 | 1987-12-09 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
-
1989
- 1989-08-25 JP JP1219286A patent/JP2856257B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62283669A (ja) * | 1986-06-02 | 1987-12-09 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351042B1 (ko) * | 2000-04-04 | 2002-09-05 | 페어차일드코리아반도체 주식회사 | 역방향 차폐 모드에서도 높은 브레이크다운 전압을 갖는절연 게이트 바이폴라 트랜지스터 및 그 제조방법 |
| US11694995B2 (en) | 2020-09-17 | 2023-07-04 | Kioxia Corporation | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2856257B2 (ja) | 1999-02-10 |
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Legal Events
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