JPS5987872A - 絶縁ゲ−ト半導体装置とその製造法 - Google Patents
絶縁ゲ−ト半導体装置とその製造法Info
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- JPS5987872A JPS5987872A JP57197530A JP19753082A JPS5987872A JP S5987872 A JPS5987872 A JP S5987872A JP 57197530 A JP57197530 A JP 57197530A JP 19753082 A JP19753082 A JP 19753082A JP S5987872 A JPS5987872 A JP S5987872A
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- Japan
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- type region
- type
- conductivity type
- gate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は縦形の絶縁ゲート・電界効果トランジスタ（以
下ＭＯ８ＦＥＴと称する）における出力容量低減技術に
関する。
下ＭＯ８ＦＥＴと称する）における出力容量低減技術に
関する。
ビディオ出力用素子として用いられている高耐圧縦形Ｍ
Ｏ８ＦＥＴは、第１図に示すように、裏面にｎ＋＋層２
を有するｎ型Ｓｉ （シリコン）基体１をドレイン（Ｄ
）として、この基体１の一生表面に浅いｐ型領域３とこ
のｐ型領域３に囲まれその一部で重なる深いｐ型ウェル
領域４とな形成し、周辺の浅いｐ型頭域３０表面の一部
にさらに浅い高濃度のｎ＋型領領域５形成してソース（
Ｓ）となし、このｎ＋型領領域５形成されない浅いｐ型
頭域３０表面をチャネル部３ａとしてこの上に絶縁膜（
Ｓ Ｉ Ｏ＊ Ｈａ ） ６を介してポリＳｉ （シリ
コン）からなるゲート７ （Ｇ）を設け、このゲートＧ
への電圧印加によってその直下のチャネル部３ａにおい
てソース・ドレイン電流Ｉ８Ｄを制御する構成を有する
。
Ｏ８ＦＥＴは、第１図に示すように、裏面にｎ＋＋層２
を有するｎ型Ｓｉ （シリコン）基体１をドレイン（Ｄ
）として、この基体１の一生表面に浅いｐ型領域３とこ
のｐ型領域３に囲まれその一部で重なる深いｐ型ウェル
領域４とな形成し、周辺の浅いｐ型頭域３０表面の一部
にさらに浅い高濃度のｎ＋型領領域５形成してソース（
Ｓ）となし、このｎ＋型領領域５形成されない浅いｐ型
頭域３０表面をチャネル部３ａとしてこの上に絶縁膜（
Ｓ Ｉ Ｏ＊ Ｈａ ） ６を介してポリＳｉ （シリ
コン）からなるゲート７ （Ｇ）を設け、このゲートＧ
への電圧印加によってその直下のチャネル部３ａにおい
てソース・ドレイン電流Ｉ８Ｄを制御する構成を有する
。
パワー縦形ＭＯ８ＦＥＴを高周波帯域で使用する場合、
出力容量Ｃ８８８は出力損失となるため、容量はできる
だけ小さい方が望ましい。又このＭＯＳＦＥＴをキャラ
クタディスプレイ等のビデビオ出力用トランジスタとし
て使用する場合、負荷となるブラウン管の容量が３〜５
ＰＦと小さく、ビディオ出力の周波数帯域を５０ＭＨｚ
以上必要とする高精細ディスプレイではＣ８８８はｌ０
ＰＦ以下であることを要しできれば、５ＰＦが理想的で
ある。
出力容量Ｃ８８８は出力損失となるため、容量はできる
だけ小さい方が望ましい。又このＭＯＳＦＥＴをキャラ
クタディスプレイ等のビデビオ出力用トランジスタとし
て使用する場合、負荷となるブラウン管の容量が３〜５
ＰＦと小さく、ビディオ出力の周波数帯域を５０ＭＨｚ
以上必要とする高精細ディスプレイではＣ８８８はｌ０
ＰＦ以下であることを要しできれば、５ＰＦが理想的で
ある。
しかし前記の高耐圧縦形ＭＯ８ＦＥＴの構造では第１図
を参照しドレイン・ソース間の出力容量Ｃｏ５５はチャ
ネル部を含む浅いｐ型領域３の接合容量Ｃ１と深いｐ型
ウェル値域４の接合容量Ｃ３で決定され、したがってＣ
８８８を小さくする手段としては接合面積を小さくする
かスはｐ型領域３，４の不純物濃度を薄くするかしなけ
ればならない。
を参照しドレイン・ソース間の出力容量Ｃｏ５５はチャ
ネル部を含む浅いｐ型領域３の接合容量Ｃ１と深いｐ型
ウェル値域４の接合容量Ｃ３で決定され、したがってＣ
８８８を小さくする手段としては接合面積を小さくする
かスはｐ型領域３，４の不純物濃度を薄くするかしなけ
ればならない。
しかしチャネル部を含む浅いｐｉ領域３ではｎチャネル
ＭＯ８ＦＥＴの１ｍ特性や■１等から所要の濃度に限定
され、チャネル部拡散による接合容量Ｃ１は動かすこと
ができない。一方、ｐ型ウェル領域４の不純物濃度はチ
ャネル部に比して低く選ぶことができるが、ウニ；が深
くなるほどその側面部分の面積が増加し、又、浅いｐ型
領域３と深いｐ型ウェル領域４０重なる部分４ａは２度
の拡散によりチャネル部３ａの不純物濃度よりも濃くな
っており、したがって接合容量Ｃｔが大きくなり、全体
としてＣ８８８の低減は困難である。
ＭＯ８ＦＥＴの１ｍ特性や■１等から所要の濃度に限定
され、チャネル部拡散による接合容量Ｃ１は動かすこと
ができない。一方、ｐ型ウェル領域４の不純物濃度はチ
ャネル部に比して低く選ぶことができるが、ウニ；が深
くなるほどその側面部分の面積が増加し、又、浅いｐ型
領域３と深いｐ型ウェル領域４０重なる部分４ａは２度
の拡散によりチャネル部３ａの不純物濃度よりも濃くな
っており、したがって接合容量Ｃｔが大きくなり、全体
としてＣ８８８の低減は困難である。
次に低耐圧・低オン抵抗縦形ＭＯ８ＦＥＴとして、ｐ型
ウェルの浅い場合、あるいは第２図に示すようにチャネ
ル部を含む浅いｐ型領域のみで深いウェルを有しない構
造では、ゲート電圧印加時に空乏層がチャネル部拡散層
にぶつかることになり、同様に出力容量Ｃ８８８の低減
ができない。
ウェルの浅い場合、あるいは第２図に示すようにチャネ
ル部を含む浅いｐ型領域のみで深いウェルを有しない構
造では、ゲート電圧印加時に空乏層がチャネル部拡散層
にぶつかることになり、同様に出力容量Ｃ８８８の低減
ができない。
本発明は上記の問題を解決するためになされたものであ
り、その目的とするところは、出力用縦形ＭＯ８ＦＥＴ
において出力容量を低減し、ビディオ出力の周波数帯域
特性を向上することにある。
り、その目的とするところは、出力用縦形ＭＯ８ＦＥＴ
において出力容量を低減し、ビディオ出力の周波数帯域
特性を向上することにある。
上記目的を達成するための本発明の一実施態様は第３図
に示されるように裏面にｎ＋型ＳｉＪ脅２を有するｎ型
Ｓｉ基板１をドレインとして、このｎ型基板ｌの表面に
一部がチャネル部となるｐ型領域３を有し、ｐ型頭域３
０表面の一部にｎ＋型領領域５形成してソースとし、ｎ
＋型領領域形成されないｐ型頭域３表面に薄い絶縁膜６
を介してゲート（電極）７を設けたｎチャネ／Ｉ／ＭＯ
８ＦＥＴにおいて、チャネル部をゲート近傍下のｐ型頭
域３表面に限定し、このｐ型領域に囲まれたｐ−型領域
８の不純物濃度をチャネル部となるｐ型領域３のそれよ
りも低いものとしたものである。第４図は第３図に示し
たＭＯＳＦＥＴに対応する拡散パターンをあられす平面
図である。
に示されるように裏面にｎ＋型ＳｉＪ脅２を有するｎ型
Ｓｉ基板１をドレインとして、このｎ型基板ｌの表面に
一部がチャネル部となるｐ型領域３を有し、ｐ型頭域３
０表面の一部にｎ＋型領領域５形成してソースとし、ｎ
＋型領領域形成されないｐ型頭域３表面に薄い絶縁膜６
を介してゲート（電極）７を設けたｎチャネ／Ｉ／ＭＯ
８ＦＥＴにおいて、チャネル部をゲート近傍下のｐ型頭
域３表面に限定し、このｐ型領域に囲まれたｐ−型領域
８の不純物濃度をチャネル部となるｐ型領域３のそれよ
りも低いものとしたものである。第４図は第３図に示し
たＭＯＳＦＥＴに対応する拡散パターンをあられす平面
図である。
このような構造とすることによって、チャネル部となる
ｐ型領域３とそれＫより囲まれたｐ−型領域８とを個別
に設計でき、特にｐ−型領域８の不純物濃度を低減させ
たことにより、ゲート電圧印加時に空乏層の拡がりを少
なくし、又、ｐ−型領域８を浅く形成して「ウェル」側
面部の面積を減少させることにより、このｐ−型領域８
にかかわるＣ１を小さくし、パワーＭＯ８ＦＥＴのＩＤ
・７ｍを低下させることなく出力容量Ｃ８８８を低減す
ることができる。
ｐ型領域３とそれＫより囲まれたｐ−型領域８とを個別
に設計でき、特にｐ−型領域８の不純物濃度を低減させ
たことにより、ゲート電圧印加時に空乏層の拡がりを少
なくし、又、ｐ−型領域８を浅く形成して「ウェル」側
面部の面積を減少させることにより、このｐ−型領域８
にかかわるＣ１を小さくし、パワーＭＯ８ＦＥＴのＩＤ
・７ｍを低下させることなく出力容量Ｃ８８８を低減す
ることができる。
第５図は本発明の他の実施形態を示し、この場合はチャ
ネル部を含むｐ型領域３とそれに囲まれたｐ−型領域些
との重なり部分をＣ型領域６の直下に形成した場合で、
第４図の場合よりチャネル部となるｐ型領域３の面積が
小さくなるため、その部分の接合容量Ｃ１が小さくなり
、したがって全体の出力容量Ｃ８，８をより低減できる
。
ネル部を含むｐ型領域３とそれに囲まれたｐ−型領域些
との重なり部分をＣ型領域６の直下に形成した場合で、
第４図の場合よりチャネル部となるｐ型領域３の面積が
小さくなるため、その部分の接合容量Ｃ１が小さくなり
、したがって全体の出力容量Ｃ８，８をより低減できる
。
第６図はｐ型領域とｎ型基板とのｐｎ接合（０の位置）
よりの空乏層の拡がり（距離）Ｊと電界強度Ｅとの関係
がｐ型領域の不純物濃度によって変ることを示している
。同図において、曲線（１）はｐ型領域の濃度が高い場
合で、ｐ型層ｎ型層双方への拡がりの大きいことな示し
、曲線（２）はｐ型領域の濃度を低くｕｐ型層への拡が
りが小さく、ｎ型層へのそれが大きい場合、曲線（３１
ｐ型層へもｎ型層へも共に拡がりが小さい場合を示して
いる。
よりの空乏層の拡がり（距離）Ｊと電界強度Ｅとの関係
がｐ型領域の不純物濃度によって変ることを示している
。同図において、曲線（１）はｐ型領域の濃度が高い場
合で、ｐ型層ｎ型層双方への拡がりの大きいことな示し
、曲線（２）はｐ型領域の濃度を低くｕｐ型層への拡が
りが小さく、ｎ型層へのそれが大きい場合、曲線（３１
ｐ型層へもｎ型層へも共に拡がりが小さい場合を示して
いる。
第７図乃至第１３図は本発明による出力用ｎチャネルＭ
Ｏ８ＦＥＴの製造法をそのプロセスの工程断面図により
示すもので各工程は下記の通り。
Ｏ８ＦＥＴの製造法をそのプロセスの工程断面図により
示すもので各工程は下記の通り。
（１） 第７図に示すようにｎ＋＋層２な有するｎ型
単結晶Ｓｉ基板１又はｎ＋＋基板（２１の上にｎ型層（
１）をエピタキシャル成長させたｎ” ｎ型基板（１゜
２）を用意し、そのｎ型層（基板）１０表面に絶縁膜（
ＳｉＯｘ膜）９をマスクとしてＢ（ポロン）イオン打込
み（不純物オーダＮ：１０１２／ＩＪ２）拡散（１２０
０°ＣＸ１．３ｈｒ程度）してｐ−型領域８を形成する
。
単結晶Ｓｉ基板１又はｎ＋＋基板（２１の上にｎ型層（
１）をエピタキシャル成長させたｎ” ｎ型基板（１゜
２）を用意し、そのｎ型層（基板）１０表面に絶縁膜（
ＳｉＯｘ膜）９をマスクとしてＢ（ポロン）イオン打込
み（不純物オーダＮ：１０１２／ＩＪ２）拡散（１２０
０°ＣＸ１．３ｈｒ程度）してｐ−型領域８を形成する
。
（２） 第８図に示すようにｐ−型領域８上の厚い酸
化膜１０をフィールド酸化膜（４〜５０００Ａ ）の一
部として残して他をエッチ除去する。
化膜１０をフィールド酸化膜（４〜５０００Ａ ）の一
部として残して他をエッチ除去する。
（３）第９図に示すようにゲート酸化を行ないゲート酸
化膜６を１２５０Ａ程度に形成する。
化膜６を１２５０Ａ程度に形成する。
（４）全面にポリＳｉをデポジットし、所定のホトレジ
スト処理で第１０図に示すようにポリＳｉゲート７をパ
ターニングにより残す。
スト処理で第１０図に示すようにポリＳｉゲート７をパ
ターニングにより残す。
（５）ポリＳｉゲート７及びフィールド酸化膜１０をマ
スクとしてＢ（ボロン）及びＡｓ （ヒ素）をイオン打
込みしそれぞれ拡散することにより第１０図に示すチャ
ネル部となるｐ型領域３及びソースとなるｎ＋型領領域
５形成する。この場合、ｐ型領域３の濃度は８ Ｘ １
０１３１０ｔｎ２、拡散時間１２００℃Ｘ１ｈｒ程度で
あり、ｎ＋型領領域５濃度は５Ｘ１０”１０１Ｒ２、拡
散時間は９００℃×％ｈｒ程度とする。
スクとしてＢ（ボロン）及びＡｓ （ヒ素）をイオン打
込みしそれぞれ拡散することにより第１０図に示すチャ
ネル部となるｐ型領域３及びソースとなるｎ＋型領領域
５形成する。この場合、ｐ型領域３の濃度は８ Ｘ １
０１３１０ｔｎ２、拡散時間１２００℃Ｘ１ｈｒ程度で
あり、ｎ＋型領領域５濃度は５Ｘ１０”１０１Ｒ２、拡
散時間は９００℃×％ｈｒ程度とする。
（６）この後ＰＳＧ（リンシリケートガラス）膜１１を
０．９μｍデポジットし、第１２図に示すようにコンタ
クトホトエッチを行なってｎ＋型領領域５一部と内側の
ｐ−型頭ｗ、８の全部が露出するようにＳ ｉｏ、膜を
エッチ窓開する。
０．９μｍデポジットし、第１２図に示すようにコンタ
クトホトエッチを行なってｎ＋型領領域５一部と内側の
ｐ−型頭ｗ、８の全部が露出するようにＳ ｉｏ、膜を
エッチ窓開する。
（７）最後に第１３図に示すようにＡ−ｅを蒸着（又は
スパッタ）しホトレジスト処理により、ｐ−型領域８と
ｎ＋型領領域５短絡し、その一部はゲートの上を延在さ
せるソース電極１２を形成する。
スパッタ）しホトレジスト処理により、ｐ−型領域８と
ｎ＋型領領域５短絡し、その一部はゲートの上を延在さ
せるソース電極１２を形成する。
なお裏面のｎ＋＋Ｓｉ基板上にもドレイン電極１３な形
成する。
成する。
以上実施例で述べた本発明によればチャネル部となるｐ
型領域とそれに囲まれたｐ−型ウェルを別工程で形成で
き、またチャネル部となるｐ型領域とンースｎ＋型領域
はゲートをマスクとすることで自己整合的に形成でき、
ドレイン・ソース間の出力容量をｌ０ＦＦから３ＰＦに
減少させることでｆＴを７０ＭＨｚから２００ ＧＨｚ
に向上することができた。このことはＭＯＳＦＥＴとし
ての速度を犬ならしめるとともに、ディスプレイの高精
密微細化を可能ならしめるものである。
型領域とそれに囲まれたｐ−型ウェルを別工程で形成で
き、またチャネル部となるｐ型領域とンースｎ＋型領域
はゲートをマスクとすることで自己整合的に形成でき、
ドレイン・ソース間の出力容量をｌ０ＦＦから３ＰＦに
減少させることでｆＴを７０ＭＨｚから２００ ＧＨｚ
に向上することができた。このことはＭＯＳＦＥＴとし
ての速度を犬ならしめるとともに、ディスプレイの高精
密微細化を可能ならしめるものである。
本発明は縦形のパワーＭＯ８ＦＥＴ全般に適用できるも
のである。
のである。
第１図及び第２図は縦形ｎチャネルＭＯ８ＦＥＴのこれ
までの例を示す断面図である。 第３図は本発明による縦形ｎチャネルＭＯ８ＦＥＴを原
理的に示す一実施例の断面図、 第４図は第３図のＭＯ８’ＦＥＴの拡散パターンを示す
平面図である。 第５図は本発明による縦形ｎチャネルＭＯ８ＦＥＴの他
の実施例を示す断面図である。 第６図はｐｎ接合よりの空乏層の延びと電界強度の関係
を示す曲線図である。 第７図乃至第１３図は本発明によるＭＯＳ Ｆ ＥＴの
製造法の実施例プロセスで示す工程断面図である。 １・・・ｎ Ｗ Ｓ ｉ基体、２・・・ｎ＋型Ｓｉ層、
３・・・ｐ型領域、４・・・ｐ型ウェル領域、５・・・
ｎ＋型ンソー領域、６・・・絶縁膜、７・・・ゲート、
８・・・ｐ−型領域、９・・・酸化膜、１０・・・フィ
ールド酸化膜、１１・・・ＰＳＧ膜、１２・・・電極。 第 １ 図 、？ 第 ３ 図 第 ５ 図 第 ６ 図 ０） （２） □ （１） − 第 ７ 図 第 ９ 図 第１０図
までの例を示す断面図である。 第３図は本発明による縦形ｎチャネルＭＯ８ＦＥＴを原
理的に示す一実施例の断面図、 第４図は第３図のＭＯ８’ＦＥＴの拡散パターンを示す
平面図である。 第５図は本発明による縦形ｎチャネルＭＯ８ＦＥＴの他
の実施例を示す断面図である。 第６図はｐｎ接合よりの空乏層の延びと電界強度の関係
を示す曲線図である。 第７図乃至第１３図は本発明によるＭＯＳ Ｆ ＥＴの
製造法の実施例プロセスで示す工程断面図である。 １・・・ｎ Ｗ Ｓ ｉ基体、２・・・ｎ＋型Ｓｉ層、
３・・・ｐ型領域、４・・・ｐ型ウェル領域、５・・・
ｎ＋型ンソー領域、６・・・絶縁膜、７・・・ゲート、
８・・・ｐ−型領域、９・・・酸化膜、１０・・・フィ
ールド酸化膜、１１・・・ＰＳＧ膜、１２・・・電極。 第 １ 図 、？ 第 ３ 図 第 ５ 図 第 ６ 図 ０） （２） □ （１） − 第 ７ 図 第 ９ 図 第１０図
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基板をドレインとして、この基板
の一生面表面に第２導電型領域な形成し、この第２導電
型領域表面の一部に第１導電型高濃度領域を形成してソ
ースとなし、第１導電型高濃度領域の形成されない第２
導電型領域表面上に絶縁膜を介してゲート（電極）を設
け、このゲートへの電圧印加によってその直下の第２導
電型領域表面をチャネル部としてのソース・ドレイン電
流を制御する絶縁ゲート電界効果半導体装置において、
チャネル部となる第２導電型領域をゲート近傍下に限定
し、この領域に囲まれた第２導電型領域の不純物濃度を
上記チャネル部となる第２導電型領域のそれよりも低い
ものとしたことを特徴とする絶縁ゲート半導体装置。 ２、ｎ−ｎ□＋型シリコン基板を用意し、そのｎ型シリ
コン層表面の一部に低濃度ｐ−型領領域形成する工程、
ｐ−型領域の周辺部表面にうすいシリコン酸化膜を介し
て多結晶シリコン層かりなるゲートを形成する工程、ｐ
二型領域上に形成した厚い酸化膜と上記多結晶シリコン
層をマスクとしてその間にはさまれたｎ型シリコン層表
面に自己整合的に不純物を導入し、前記ｐ−型領領域り
も高い濃度のｐ型領域なチャネル部として形成するとと
もに浅い高濃度ｎ＋型領領域ソースとして形成する工程
及び上記ｐ−型領領域ｎ＋型領領域一部に対して抵抗接
触する電極を形成する工程とを含む絶縁ゲート半導体装
置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197530A JPS5987872A (ja) | 1982-11-12 | 1982-11-12 | 絶縁ゲ−ト半導体装置とその製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197530A JPS5987872A (ja) | 1982-11-12 | 1982-11-12 | 絶縁ゲ−ト半導体装置とその製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5987872A true JPS5987872A (ja) | 1984-05-21 |
Family
ID=16375996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57197530A Pending JPS5987872A (ja) | 1982-11-12 | 1982-11-12 | 絶縁ゲ−ト半導体装置とその製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987872A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03238871A (ja) * | 1990-02-15 | 1991-10-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| EP4526929A4 (en) * | 2022-05-17 | 2026-01-14 | Vishay Siliconix Llc | MOSFET DEVICE |
-
1982
- 1982-11-12 JP JP57197530A patent/JPS5987872A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03238871A (ja) * | 1990-02-15 | 1991-10-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| EP4526929A4 (en) * | 2022-05-17 | 2026-01-14 | Vishay Siliconix Llc | MOSFET DEVICE |
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