JPH0382246A - データ処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明はデータ処理回路に係り、特にデータ伝送速度の
高速化を図ったものに関する。

（従来の技術） 従来、第４図に示すように構成された複数の信号処理回
路を有するデータ処理回路が知られている。

すなわち、このデータ処理回路は、複数の信号処理回路
１ａないし１ｎが縦続接続されており、最初の信号処理
回路１ａの複数の入力端子にデータ入力端Ａが接続され
、最後の信号処理回路１ｎの複数の出力端子にデータ出
力端Ｂが接続されて構成されている。さらに前記信号処
理回路１ａないし１ｎにはそれぞれにクロック入力端子
が設けられている。

このような構成のデータ処理回路は、同一のクロック信
号を供給することによってそれぞれの信号処理回路１ａ
ないし１ｎの動作の同期をとり、前記入力端子°に複数
のデータ信号Ｓ１１ないし５１１が入力すると前記信号
処理回路１ａないし１ｎが順次並列処理を施して出力デ
ータ信号０１１ないしＯｌｊを前記出力端Ｂに出力して
、後続の回路（図示せず）に伝送している。

（発明が解決しようとする課題） 前述した従来のデータ処理回路にあっては、データ信号
の処理内容が増し、各信号処理回路１ａないし１ｎがさ
らに大規模化されたときに、１クロック期間で入力デー
タ信号を処理すると共に、最終段から出力データ信号と
して伝送するのが困難になる場合がある。

また各信号処理回路を構成する各回路素子の伝搬遅延時
間が決まっているため、特に入力データ信号が高周波で
あり且つデータ伝送に高速時間を要求された場合には、
前述のデータ信号の処理および伝送することが困難にな
る。

従って、複数の信号処理回路１ａないし１ｎが縦列接続
されたデータ処理回路を幾つか用いてデータ信号の処理
および伝送をした時に、各データ信号が伝送される信号
処理回路１ａないし１ｎの数に差がある場合、すなわち
回路素子による伝搬遅延時間の差がある場合に、このデ
ータ処理回路から伝送される各データ信号間で時間的な
ずれが発生する。

このような時間的ずれを有するため同一クロックで各信
号処理回路１ａないし１ｎを同期させて、データ、処理
を施した場合、結果として得られる各データ処理回路の
出力データ信号の内容に誤りが生じてしまうことになる
。

そこで本発明は、データ処理回路が複雑化、大規模化し
たとしても、また入力データ信号が高周波であっても、
所定時間で正確にデータ信号に処理を施し、且つ所定時
間で処理されたデータ信号が伝送できるデータ処理回路
を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明は従来の技術が持つ課題を解決するために、多段
に縦続接続された複数の信号処理回路と、前記信号処理
回路のそれぞれの間と最終段の信号処理回路の後とに設
けられたデータホールド手段と、前記信号処理回路とデ
ータホールド手段とのそれぞれに同一のクロック信号を
供給するために設けられたクロック手段と、初段の信号
処理回路の入力端子に接続されたデータ人力端と、最終
段のデータホールド手段の出力端子に接続されたデータ
出力端とを具備することを特徴とするデータ処理回路を
用いて課題を解決する。

（作用） 本発明の以上のような構成によると、データ処理回路が
複雑化、大規模化したとしても、また人力データ信号が
高周波であっても、所定時間内で正確に処理を施し、且
つ所定時間で伝送するデータ処理回路を提供することが
できる。

（実施例） 以下、図面を参照して本発明の一実施例につき詳細に説
明する。

第１図は、本発明のデータ処理回路のブロック図を示す
。この回路構成は、１クロック期間で複数の入力データ
信号の信号処理および出力ができる範囲のブロックにデ
ータ処理回路を分割して、それぞれのブロックを一つの
信号処理回路とし、その後に同回路から出力されるデー
タ信号を一時的に保持するラッチ回路（伝送手段；ここ
では保持されているデータ信号を読み出す機能も含まれ
るものとする）を設けている。

すな、わち、データ入力端Ａが信号処理回路Ｐ１の複数
の入力端子に接続され、この信号処理回路Ｐ１の出力端
子にラッチ回路Ｌ１が接続され、その後に信号処理回路
Ｐ２、つぎにラッチ回路Ｌ２と縦続して接続される。こ
のように信号処理回路とラッチ回路が一組となって、ｎ
組まで一連に接続され、最終段のラッチ回路Ｌｎがデー
タ出力端Ｂに接続される。

さらに、それぞれの前記信号処理回路Ｐ１ないしＰｎと
ラッチ回路Ｌ１ないしＬｎは、双方とも同一クロック信
号で同期して動作させるためのクロック信号を供給する
クロック入力端ＣＫに接続されている。

このデータ処理回路におけるデータ信号の流れは、例え
ば入力データ信号ＳｌａないしＳｉａが、データ入力端
Ａから信号処理回路Ｐ１に入力される。１クロツク目で
前記入力データ信号ｓ１ないしＳｔが前記信号処理回路
Ｐ１で処理を施され、縦続するラッチ回路Ｌ１に伝送さ
れ一時的に保持される。

モして２クロツク目によって、前記ラッチ回路Ｌ１に保
持されたデータ信号ＤＩは、縦続する信号処理回路Ｐ２
にデータ信号０１として伝送され、同回路２により処理
を施される。その処理後、縦続するラッチ回路Ｌ２にデ
ータ信号Ｄ２として伝送されて一時的に保持される。

また前記信号処理回路Ｐ１では、つぎの人力データ信号
ＳｌｂないしＳｉｂがデータ入力端Ａに人力し、前述し
たと同様に処理を施され、前記ラッチ回路Ｌ１に伝送さ
れて一時的に保持される。

これらの一連の動作をｎクロック目まで繰り返し、最終
段の前記ラッチ回路Ｌｎにデータ信号Ｄｎが伝送され一
時的に保持される。そして、ｎ＋１クロツク目に前記デ
ータ出力端Ｂから出力データ信号ＯｎｌないしＯｎｊを
出力している。

従って、このデータ処理回路は、ｎ段の信号処理回路Ｐ
１ないしＰｎおよびラッチ回路Ｌ１ないしＬｎによるデ
ータ信号伝送がｎクロックまで出力データ信号として伝
送していないが、それ以後はクロック毎に出力データ信
号として伝送することができる。

また第２図に第１図のデータ処理回路に用いるラッチ回
路Ｌ１ないしＬｎの回路図の一例を示す。

このラッチ回路Ｌ１ないしＬｎは、入力されたデータ信
号を一時的に保持し、それぞれのクロック入力端子ＣＫ
から同回路Ｌ１ないしＬｎに供給される同一のクロック
信号により出力する機能を有する記憶回路がｎ個組み合
わせられたものである。

すなわち前記ラッチ回路Ｌ１ないしＬｎは、前に接続さ
れる信号処理回路Ｐ１ないしＰｎ（図示せず）の処理後
に伝送されたデータ信号Ｄ工ないしＤｎを一時的に保持
し、前記クロック信号により出力するデータ信号０１な
いしＯｎが次の信号処理回路Ｐ１ないしＰｎ（図示せず
）および出力端子Ｂに伝送される。ここで前記データ信
号Ｏｎは、第１図のデータ処理回路の出力データ信号Ｏ
ｎｌないしＯｎｊである。

第３図のタンミングチャート図に前記データ信号ＤＩな
いしＤｎおよびデータ信号０１ないしＯｎの動作を示す
。前述した信号処理回路Ｐ１ないしＰｎからラッチ回路
Ｌ１ないしＬｎに入力するデータ信号をデータ信号Ｄ工
ないしＤｎとし、このラッチ回路Ｌ１ないしＬｎから出
力するデータ信号をデータ信号０１ないしＯｎとする。

すなわちこのタンミングチャート図に示すように、それ
ぞれの前記信号処理回路Ｐ１ないしＰｎの伝搬遅延時間
が異なるため、データ信号Ｄ工ないしＤｎがラッチ回路
Ｌ１ないしＬｎに入力する際にクロック信号の期間に対
して、前後の時間的なバラツキがある。

しかしラッチ回路Ｌ１ないしＬｎから出力するデータ信
号をデータ信号０１ないしＯｎは、そのクロック信号よ
り一つ前のクロック信号のときに保持されているため、
同時に各ラッチ回路から出力している。

よってこの構成のデータ処理回路にあっては、１クロッ
ク信号内に伝送が可能なブロックに信号処理回路Ｐ１な
いしＰｎが分割され、それぞれがラッチ回路Ｌ１ないし
Ｌｎを有しているため、データ信号の処理内容が増し、
信号処理回路Ｐ１ないしＰ、ｎの段数がさらに増加され
たときでも、］クロック信号の期間に出力データ信号と
して伝送ができる。

また同様に入力データ信号が高周波であり、データ信号
伝送に高速時間を要求された場合に、それぞれの信号処
理回路Ｐ１ないしＰｎの伝搬遅延時間が揃えられており
、且つラッチ回路Ｌ１ないしＬｎから出力データ信号を
同時に伝送するため、１クロツク内に信号処理を施し、
出力データ信号として伝送することができる。

そして信号処理回路Ｐ１ないしＰｎからなるデータ処理
回路がいくつあった場合でも、それらの信号処理回路Ｐ
１ないしＰｎの段数もしくは回路構成による伝搬遅延時
間の差が生じなく、このデータ処理回路から出力データ
信号を同時に出力することができる。

以上、この実施例を説明したが本発明はこのような実施
例に限定されるものではなく、他にも発明の要旨を逸脱
しない範囲で種々の変形や応用が可能であることは勿論
である。

［発明の効果コ 以上記述したように、本発明のデータ処理回路にあって
は、複数の信号処理回路が複雑化、大規模化したとして
も、また入力データ信号が高周波であっても、所定時間
で正確に処理を施し、且つ所定時間で伝送するデータ処
理回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例としてのデータ処理回路のブ
ロック図、第２図は第１図のデータ伝送回路に用いるラ
ッチ回路の回路図、第３図は第２図のラッチ回路におけ
るタンミングチャート図、第４図は従来のデータ処理回
路のブロック図。 Ａ・・・入力端子、Ｂ・・・出力端子、ＤＩないしＤｎ
および０１ないしＯｎ・・・データ信号、ＣＫ・・・ク
ロック信号入力端子、ＰｌないしＰｎ・・・信号処理回
路、ＬｌないしＬｎ・・・ラッチ回路。

Claims (1)

1. 【特許請求の範囲】 多段に縦続接続された複数の信号処理回路と、前記信号
   処理回路のそれぞれの間と最終段の信号処理回路の後と
   に設けられた複数のデータホールド手段と、 前記信号処理回路とデータホールド手段とのそれぞれに
   同一のクロック信号を供給するために設けられたクロッ
   ク手段と、 初段の信号処理回路の入力端子に接続されたデータ入力
   端と、最終段のデータホールド手段の出力端子に接続さ
   れたデータ出力端とを具備することを特徴とするデータ
   処理回路。