JPH0383375A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0383375A JPH0383375A JP1219970A JP21997089A JPH0383375A JP H0383375 A JPH0383375 A JP H0383375A JP 1219970 A JP1219970 A JP 1219970A JP 21997089 A JP21997089 A JP 21997089A JP H0383375 A JPH0383375 A JP H0383375A
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- mos transistors
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- wiring
- channel mos
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
- H10D84/909—Microarchitecture
- H10D84/935—Degree of specialisation for implementing specific functions
- H10D84/937—Implementation of digital circuits
- H10D84/938—Implementation of memory functions
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マスタースライス方式の半導体装置に関する
。
。
本発明は、マスタースライス方式の半導体装置において
、ソース領域及びドレイン領域の一方を共通とする第１
導電型の第１及び第２のＭＯＳトランジスタと、ソース
領域及びドレイン領域の一方を共通とする第１導電型の
第３及び第４のＭＯＳトランジスタと、ソース領域及び
ドレイン鎖環の一方を共通とする第２導電型の第５及び
第６のＭＯＳトランジスタと、ソース領域及びドレイン
領域の一方を共通とする第２導電型の第７及び第８のＭ
ＯＳトランジスタとにより構成され、第１及び第３のＭ
ＯＳトランジスタのゲート電極は共通であり、第２及び
第４のＭＯ３Ｉ−ランジスタのゲート電極は共通であり
、第５及び第７のＭＯＳトランジスタのゲート電極は共
通である基本セルから戒る。これによって、例えば完全
ＣＭＯ３型のスタティックＲＡＭを構成する場合にはメ
モリセルの高集積密度化を図ることができ、またＮＡＮ
Ｄ回路やＮＯＲ回路などを構成する場合には最適に近い
回路構成とすることができる。
、ソース領域及びドレイン領域の一方を共通とする第１
導電型の第１及び第２のＭＯＳトランジスタと、ソース
領域及びドレイン領域の一方を共通とする第１導電型の
第３及び第４のＭＯＳトランジスタと、ソース領域及び
ドレイン鎖環の一方を共通とする第２導電型の第５及び
第６のＭＯＳトランジスタと、ソース領域及びドレイン
領域の一方を共通とする第２導電型の第７及び第８のＭ
ＯＳトランジスタとにより構成され、第１及び第３のＭ
ＯＳトランジスタのゲート電極は共通であり、第２及び
第４のＭＯ３Ｉ−ランジスタのゲート電極は共通であり
、第５及び第７のＭＯＳトランジスタのゲート電極は共
通である基本セルから戒る。これによって、例えば完全
ＣＭＯ３型のスタティックＲＡＭを構成する場合にはメ
モリセルの高集積密度化を図ることができ、またＮＡＮ
Ｄ回路やＮＯＲ回路などを構成する場合には最適に近い
回路構成とすることができる。
マスタースライス方式の半導体装置としてゲートアレイ
が知られている。このゲートアレイの一種にＣＭＯＳゲ
ートアレイがある。第８図は従来のＣＭＯＳゲートアレ
イの基本セルの一例を示す。
が知られている。このゲートアレイの一種にＣＭＯＳゲ
ートアレイがある。第８図は従来のＣＭＯＳゲートアレ
イの基本セルの一例を示す。
第８図に示すように、この従来のＣＭＯＳゲートアレイ
の基本セルは、２個のｐチャネルＭＯＳトランジスタＴ
、、Ｔ、と２個のｎチャネルＭＯＳトランジスタＴ、、
Ｔ、とにより構成されている。
の基本セルは、２個のｐチャネルＭＯＳトランジスタＴ
、、Ｔ、と２個のｎチャネルＭＯＳトランジスタＴ、、
Ｔ、とにより構成されている。
ここで、これらのｐチャネルＭＯ３トランジスタＴｌ、
Ｔ！のＷ／Ｌ（Ｗ：チャネル幅、Ｌ：チャネル長）は同
一であり、ｎチャネルＭＯＳトランジスタＴ、、Ｔ、の
Ｗ／Ｌも同一である。符号１０１〜１０４はゲート電極
を示す、また、符号１０５〜１０７は、ｐチャネルＭＯ
３トランジスタＴ＋、Ｔｚのソース領域またはドレイン
領域として用いられる例えばｐ゛型の半導体領域を示す
。
Ｔ！のＷ／Ｌ（Ｗ：チャネル幅、Ｌ：チャネル長）は同
一であり、ｎチャネルＭＯＳトランジスタＴ、、Ｔ、の
Ｗ／Ｌも同一である。符号１０１〜１０４はゲート電極
を示す、また、符号１０５〜１０７は、ｐチャネルＭＯ
３トランジスタＴ＋、Ｔｚのソース領域またはドレイン
領域として用いられる例えばｐ゛型の半導体領域を示す
。
これらの半導体領域１０５〜１０７は、例えば図示省略
した半導体基板中に形成されたｎウェル中に形成されて
いる。一方、符号１０８〜１１０は、ｎチャネルＭＯ３
トランジスタＴｘ、Ｔａのソース領域またはドレイン領
域として用いられる例えばｎ゛型の半導体領域を示す、
これらの半導体領域１０８〜１１０は、例えば図示省略
した半導体基板中に形成されたｐウェル中に形成されて
いる。
した半導体基板中に形成されたｎウェル中に形成されて
いる。一方、符号１０８〜１１０は、ｎチャネルＭＯ３
トランジスタＴｘ、Ｔａのソース領域またはドレイン領
域として用いられる例えばｎ゛型の半導体領域を示す、
これらの半導体領域１０８〜１１０は、例えば図示省略
した半導体基板中に形成されたｐウェル中に形成されて
いる。
この場合には、ゲート電極１０１と半導体領域１０５．
１０６とによりＰチャネルＭＯ３トランジスタＴ、が形
成され、ゲート電極１０２と半導体領域１０６，１０７
とによりＰチャネルＭＯＳトランジスタＴ！が形成され
ている。同様に、ゲート電極１０３と半導体領域１０８
．１０９とによりｎチャネルＭＯ３トランジスタＴ、が
形成され、ゲート電極１０４と半導体領域１０９，１１
０とによりｎチャネルＭＯ３トランジスタＴ４が形成さ
れている。符号１１１は、上述のｎウェルに電源電圧■
。を供給するための配線をコンタクトさせるために用い
られる例えばｎ゛型の半導体領域を示す、また、符号１
１２は、上述のｐウェルに電源電圧ＶＳＳを供給するた
めの配線をコンタクトさせるために用いられる例えばｐ
９型の半導体領域を示す。
１０６とによりＰチャネルＭＯ３トランジスタＴ、が形
成され、ゲート電極１０２と半導体領域１０６，１０７
とによりＰチャネルＭＯＳトランジスタＴ！が形成され
ている。同様に、ゲート電極１０３と半導体領域１０８
．１０９とによりｎチャネルＭＯ３トランジスタＴ、が
形成され、ゲート電極１０４と半導体領域１０９，１１
０とによりｎチャネルＭＯ３トランジスタＴ４が形成さ
れている。符号１１１は、上述のｎウェルに電源電圧■
。を供給するための配線をコンタクトさせるために用い
られる例えばｎ゛型の半導体領域を示す、また、符号１
１２は、上述のｐウェルに電源電圧ＶＳＳを供給するた
めの配線をコンタクトさせるために用いられる例えばｐ
９型の半導体領域を示す。
上述の第８図に示す基本セルから成る従来のＣＭＯＳゲ
ートアレイにより例えば完全ＣＭＯ３型のスタティック
ＲＡＭを構成する場合には、次のような問題がある。す
なわち、完全ＣＭＯＳ型スタティックＲＡＭのメモリセ
ルは通常、４個のｎチャネルＭＯ３トランジスタと２個
のｎチャネルＭＯ３トランジスタとにより構成されるた
め、この完全ＣＭＯ３型スタテスタティックのメモリセ
ルを第８図に示す基本セルを用いて構成する場合には、
この基本セルが２個必要である。この場合、２個のｐチ
ャネルＭＯ３トランジスタが余ってしまうことになる。
ートアレイにより例えば完全ＣＭＯ３型のスタティック
ＲＡＭを構成する場合には、次のような問題がある。す
なわち、完全ＣＭＯＳ型スタティックＲＡＭのメモリセ
ルは通常、４個のｎチャネルＭＯ３トランジスタと２個
のｎチャネルＭＯ３トランジスタとにより構成されるた
め、この完全ＣＭＯ３型スタテスタティックのメモリセ
ルを第８図に示す基本セルを用いて構成する場合には、
この基本セルが２個必要である。この場合、２個のｐチ
ャネルＭＯ３トランジスタが余ってしまうことになる。
すなわち、完全ＣＭＯ３型スタテスタティックのメモリ
セルを第８図に示す基本セルを用いて構成する場合には
、１個の基本セルの１／２は使用されないことになり、
基本セルの使用効率が低い、この結果、メモリセルの集
積密度の向上を図ることは困難であった。
セルを第８図に示す基本セルを用いて構成する場合には
、１個の基本セルの１／２は使用されないことになり、
基本セルの使用効率が低い、この結果、メモリセルの集
積密度の向上を図ることは困難であった。
一方、第８図に示す基本セルを用いて２人力ＮＡＮＤ回
路や２人力ＮＯＲ回路やインバータ回路やトランスξツ
ション回路などを構成する場合には、トランジスタ間の
配線の自由度が小さいなどの理由により、最適な回路構
成を得ることは容易ではなかった。
路や２人力ＮＯＲ回路やインバータ回路やトランスξツ
ション回路などを構成する場合には、トランジスタ間の
配線の自由度が小さいなどの理由により、最適な回路構
成を得ることは容易ではなかった。
従って本発明の目的は、完全ＣＭＯ３型のスタティック
ＲＡＭを構成する場合にメモリセルの高集積密度化を図
ることができるマスタースライス方式の半導体装置を提
供することにある。
ＲＡＭを構成する場合にメモリセルの高集積密度化を図
ることができるマスタースライス方式の半導体装置を提
供することにある。
本発明の他の目的は、ＮＡＮＤ回路やＮＯＲ回路などを
構成する場合に最適に近い回路構成とすることができる
マスタースライス方式の半導体装置を提供することにあ
る。
構成する場合に最適に近い回路構成とすることができる
マスタースライス方式の半導体装置を提供することにあ
る。
上記目的を達成するために、本発明は、以下のように構
成されている。
成されている。
請求項１の発明は、マスタースライス方式の半導体装置
において、ソース領域及びドレイン領域の一方を共通と
する第１導電型の第１及び第２のＭＯＳトランジスタ（
Ｑ、、Ｑ、）と、ソース領域及びドレイン領域の一方を
共通とする第１導電型の第３及び第４のＭＯＳトランジ
スタ（Ｑ、。
において、ソース領域及びドレイン領域の一方を共通と
する第１導電型の第１及び第２のＭＯＳトランジスタ（
Ｑ、、Ｑ、）と、ソース領域及びドレイン領域の一方を
共通とする第１導電型の第３及び第４のＭＯＳトランジ
スタ（Ｑ、。
Ｑ、）と、ソース領域及びドレイン領域の一方を共通と
する第２導電型の第５及び第６のＭＯＳトランジスタ（
Ｑ、、Ｑ、）と、ソース領域及びドレイン領域の一方を
共通とする第２導電型の第７及び第８のＭＯＳトランジ
スタ（Ｑ、、Ｑｓ ） とにより構成され、第１及び第
３のＭＯＳトランジスタ（Ｑ、、Ｑ、）のゲート電極（
Ｃ，）は共通であり、第２及び第４のＭＯＳトランジス
タ（Ｑ、、Ｑ、）のゲート電極（ａＸ ）は共通であり
、第５及び第７のＭＯＳトランジスタ（Ｑｓ 。
する第２導電型の第５及び第６のＭＯＳトランジスタ（
Ｑ、、Ｑ、）と、ソース領域及びドレイン領域の一方を
共通とする第２導電型の第７及び第８のＭＯＳトランジ
スタ（Ｑ、、Ｑｓ ） とにより構成され、第１及び第
３のＭＯＳトランジスタ（Ｑ、、Ｑ、）のゲート電極（
Ｃ，）は共通であり、第２及び第４のＭＯＳトランジス
タ（Ｑ、、Ｑ、）のゲート電極（ａＸ ）は共通であり
、第５及び第７のＭＯＳトランジスタ（Ｑｓ 。
Ｑ、）のゲート電極（Ｇ、）は共通である基本セルから
威る。
威る。
請求項２の発明は、請求項１の半導体装置において、第
６及び第８のＭＯＳトランジスタ（Ｑ＆。
６及び第８のＭＯＳトランジスタ（Ｑ＆。
Ｑｓ ）のゲート電極ＣＧａ 、Ｇｓ ）は互いに分離
している。
している。
請求項１の発明によれば、基本セルが４個の第１導電型
のＭＯＳトランジスタ（Ｑ、−Ｑ、）と４個の第２導電
型のＭＯＳトランジスタ（Ｑｓ〜Ｑｓ ）とにより構成
されていることから、２個のｐチャネルＭＯ３トランジ
スタと４個のｎチャネルＭＯ３トランジスタとにより構
成される完全Ｃ・ＭＯ３型スタティックＲＡＭのメモリ
セルをこの基本セル１個で構成することができる。この
場合、この基本セルのうち２個のｐチャネルＭＯＳトラ
ンジスタは余ることになるが、これらの２個のｐチャネ
ルＭＯ３トランジスタは基本セルの約ｌ／４を占めるだ
けであるから、基本セルの使用効率は第８図に示す従来
の基本セルを用いて完全０ＭＯ３型スタティックＲＡＭ
のメモリセルを構成する場合に比べて高い、これによっ
て、メモリセルの高集積密度化を図ることができる。さ
らに、第８図に示す従来の基本セルに比べてトランジス
タ間の配線の自由度が大きくなるので、ＮＡＮＤ回路や
ＮＯＲ回路などを構成する場合には最適に近い回路構成
とすることができる。
のＭＯＳトランジスタ（Ｑ、−Ｑ、）と４個の第２導電
型のＭＯＳトランジスタ（Ｑｓ〜Ｑｓ ）とにより構成
されていることから、２個のｐチャネルＭＯ３トランジ
スタと４個のｎチャネルＭＯ３トランジスタとにより構
成される完全Ｃ・ＭＯ３型スタティックＲＡＭのメモリ
セルをこの基本セル１個で構成することができる。この
場合、この基本セルのうち２個のｐチャネルＭＯＳトラ
ンジスタは余ることになるが、これらの２個のｐチャネ
ルＭＯ３トランジスタは基本セルの約ｌ／４を占めるだ
けであるから、基本セルの使用効率は第８図に示す従来
の基本セルを用いて完全０ＭＯ３型スタティックＲＡＭ
のメモリセルを構成する場合に比べて高い、これによっ
て、メモリセルの高集積密度化を図ることができる。さ
らに、第８図に示す従来の基本セルに比べてトランジス
タ間の配線の自由度が大きくなるので、ＮＡＮＤ回路や
ＮＯＲ回路などを構成する場合には最適に近い回路構成
とすることができる。
請求項２の発明によれば、第６及び第８のＭＯＳトラン
ジスタ（Ｑ、、Ｑｓ ）のゲート電極（Ｇａ 、 Ｇｓ
）が互いに分離していることから、この基本セルを用
いて例えば完全０ＭＯ３型スタティックＲＡＭのメモリ
セルを構成する場合、これらの第６及び第８のＭＯＳト
ランジスタ（Ｑ、。
ジスタ（Ｑ、、Ｑｓ ）のゲート電極（Ｇａ 、 Ｇｓ
）が互いに分離していることから、この基本セルを用
いて例えば完全０ＭＯ３型スタティックＲＡＭのメモリ
セルを構成する場合、これらの第６及び第８のＭＯＳト
ランジスタ（Ｑ、。
Ｑ、）をドライバトランジスタとして用いることにより
、メモリセルを容易に構成することができる。
、メモリセルを容易に構成することができる。
以下、本発明の実施例について図面を参照しながら説明
する。以下の実施例は、いずれも全面敷き詰め型のＣＭ
ＯＳゲートアレイを用いる場合の実施例である。なお、
実施例の全図において、同一の部分には同一の符号を付
す。
する。以下の実施例は、いずれも全面敷き詰め型のＣＭ
ＯＳゲートアレイを用いる場合の実施例である。なお、
実施例の全図において、同一の部分には同一の符号を付
す。
第１図は本発明の一実施例を示す、この実施例は、全面
敷き詰め型ＣＭＯＳゲートアレイにより完全０ＭＯ３型
スタティックＲＡＭを構成した実施例である。第２図は
この第１図に示す完全０ＭＯ３型スタティックＲＡＭの
メモリセルの等価回路を示す、また、第３図は、この実
施例で用いる全面敷き詰め型ＣＭＯＳゲートアレイの基
本セルを示す。
敷き詰め型ＣＭＯＳゲートアレイにより完全０ＭＯ３型
スタティックＲＡＭを構成した実施例である。第２図は
この第１図に示す完全０ＭＯ３型スタティックＲＡＭの
メモリセルの等価回路を示す、また、第３図は、この実
施例で用いる全面敷き詰め型ＣＭＯＳゲートアレイの基
本セルを示す。
まず、この実施例で用いる全面敷き詰め型ＣＭＯＳゲー
トアレイの基本セルの構成について説明する。第３図に
示すように、この実施例で用いる基本セルは、４個のｐ
チャネルＭＯＳトランジスタＱ、〜Ｑ４と４個のｎチャ
ネルＭＯＳトランジスタＱ、〜Ｑ１とにより構成されて
いる。ここで、これらのｐチャネルＭＯ３Ｉ−ランジス
タＱ、−Ｑ。
トアレイの基本セルの構成について説明する。第３図に
示すように、この実施例で用いる基本セルは、４個のｐ
チャネルＭＯＳトランジスタＱ、〜Ｑ４と４個のｎチャ
ネルＭＯＳトランジスタＱ、〜Ｑ１とにより構成されて
いる。ここで、これらのｐチャネルＭＯ３Ｉ−ランジス
タＱ、−Ｑ。
のＷ／Ｌ（Ｗ：チャネル幅、Ｌ：チャネル長）は同一で
あり、ｎチ＋ネルＭＯ３トランジスタＱｓ〜Ｑ、のＷ／
Ｌも同一である。符号Ｇ ｌ−Ｇ ｓはゲート電極を示
す、この場合、ゲート電極Ｇ＋はｐチャネルＭＯＳトラ
ンジスタＱ、、Ｑ、間で共通であり、ゲート電極Ｇ８は
ｐチャネルＭＯＳトランジスタＱ、、Ｑ、間で共通であ
る。また、ゲート電極Ｇ、はｎチャネルＭＯＳトランジ
スタＱ＝ 、Ｑｖ間で共通である。これに対して、ｎチ
ャネルＭＯＳトランジスタＱ、、Ｑ、用のゲート電極Ｇ
、、Ｇ、は互いに分離している。これらのゲート電極６
１〜Ｇｓは、例えばリン（Ｐ）のような不純物をドープ
した例えばｎ°型の多結晶シリコン（Ｓｉ）膜や、この
ｎ０型の多結晶Ｓｔ腹膜上例えばタングステンシリサイ
ド（ＷＳｉｇ ）膜のような高融点金属シリサイド膜を
重ねたポリサイド膜により形成することができる。
あり、ｎチ＋ネルＭＯ３トランジスタＱｓ〜Ｑ、のＷ／
Ｌも同一である。符号Ｇ ｌ−Ｇ ｓはゲート電極を示
す、この場合、ゲート電極Ｇ＋はｐチャネルＭＯＳトラ
ンジスタＱ、、Ｑ、間で共通であり、ゲート電極Ｇ８は
ｐチャネルＭＯＳトランジスタＱ、、Ｑ、間で共通であ
る。また、ゲート電極Ｇ、はｎチャネルＭＯＳトランジ
スタＱ＝ 、Ｑｖ間で共通である。これに対して、ｎチ
ャネルＭＯＳトランジスタＱ、、Ｑ、用のゲート電極Ｇ
、、Ｇ、は互いに分離している。これらのゲート電極６
１〜Ｇｓは、例えばリン（Ｐ）のような不純物をドープ
した例えばｎ°型の多結晶シリコン（Ｓｉ）膜や、この
ｎ０型の多結晶Ｓｔ腹膜上例えばタングステンシリサイ
ド（ＷＳｉｇ ）膜のような高融点金属シリサイド膜を
重ねたポリサイド膜により形成することができる。
符号１〜６は、ｐチャネルＭＯＳトランジスタＱ、−Ｑ
、のソース領域またはドレイン領域として用いられる例
えばｐ゛型の半導体領域を示す。
、のソース領域またはドレイン領域として用いられる例
えばｐ゛型の半導体領域を示す。
これらの半導体領域１〜６は、例えば図示省略した半導
体基板中に形成されたｎウェル中に形成されている。ま
た、符号７〜１２は、ｎチャネルＭＯＳトランジスタＱ
、〜Ｑ、のソース領域またはドレイン領域として用いら
れる例えばｎ゛型の半導体Ｈｆｌ！を示す、これらの半
導体領域７〜１２は、例えば図示省略した半導体基板中
に形成されたｐウェル中に形成されている。符号１３は
、上述のｎウェルに電源電圧ｖＤｌ＋を印加するための
配線をコンタクトさせるために用いられる例えばｎ゛型
の半導体８Ｉ域を示す。また、符号１４は、上述のｐウ
ェルに電源電圧Ｖ。を印加するための配線をコンタクト
させるために用いられる例えばｐ０型の半導体領域を示
す。
体基板中に形成されたｎウェル中に形成されている。ま
た、符号７〜１２は、ｎチャネルＭＯＳトランジスタＱ
、〜Ｑ、のソース領域またはドレイン領域として用いら
れる例えばｎ゛型の半導体Ｈｆｌ！を示す、これらの半
導体領域７〜１２は、例えば図示省略した半導体基板中
に形成されたｐウェル中に形成されている。符号１３は
、上述のｎウェルに電源電圧ｖＤｌ＋を印加するための
配線をコンタクトさせるために用いられる例えばｎ゛型
の半導体８Ｉ域を示す。また、符号１４は、上述のｐウ
ェルに電源電圧Ｖ。を印加するための配線をコンタクト
させるために用いられる例えばｐ０型の半導体領域を示
す。
この実施例においては、ゲート電極Ｇ１と半導体領域１
．２とによりｐチャネルＭＯＳトランジスタＱ、が形成
され、ゲート電極Ｇｔと半導体領域２．３とによりｐチ
ャネルＭＯＳトランジスタＱｌが形成されている。ここ
で、半導体領域２は、これらのｐチャネルＭＯＳトラン
ジスタＱ、、Ｑ。
．２とによりｐチャネルＭＯＳトランジスタＱ、が形成
され、ゲート電極Ｇｔと半導体領域２．３とによりｐチ
ャネルＭＯＳトランジスタＱｌが形成されている。ここ
で、半導体領域２は、これらのｐチャネルＭＯＳトラン
ジスタＱ、、Ｑ。
間で共通である。また、ゲート電極Ｇ、と半導体領域４
．５とによりｐチャネルＭＯＳトランジスタＱ、が形成
され、ゲート電極Ｇ！と半導体領域５．６とによりｐチ
ャネルＭＯＳトランジスタＱ４が形成されている。ここ
で、半導体領域５は、これらのｐチャネルＭＯＳトラン
ジスタＱｓ、Ｑ４間で共通である。一方、ゲート電極Ｇ
、と半導体領域７．８とによりｎチャネルＭＯＳトラン
ジスタＱ、が形成され、ゲート電極Ｇ４と半導体領域８
．９とによりｎチ＋ネルＭＯ３トランジスタＱ１が形成
されている。ここで、半導体領域８は、これらのｎチャ
ネルＭＯＳトランジスタＱ、、Ｑ。
．５とによりｐチャネルＭＯＳトランジスタＱ、が形成
され、ゲート電極Ｇ！と半導体領域５．６とによりｐチ
ャネルＭＯＳトランジスタＱ４が形成されている。ここ
で、半導体領域５は、これらのｐチャネルＭＯＳトラン
ジスタＱｓ、Ｑ４間で共通である。一方、ゲート電極Ｇ
、と半導体領域７．８とによりｎチャネルＭＯＳトラン
ジスタＱ、が形成され、ゲート電極Ｇ４と半導体領域８
．９とによりｎチ＋ネルＭＯ３トランジスタＱ１が形成
されている。ここで、半導体領域８は、これらのｎチャ
ネルＭＯＳトランジスタＱ、、Ｑ。
間で共通である。また、ゲート電極Ｇ３と半導体領域１
０．１１とによりｎチャネルＭＯＳトランジスタＱ、が
形成され、ゲート電極Ｇ、と半導体領域１１．１２とに
よりｎチャネルＭＯＳトランジスタＱｓが形成されてい
る。ここで、半導体領域１１は、これらのｎチャネルＭ
ＯＳトランジスタＱ？、Ｑ嘗間で共通である。
０．１１とによりｎチャネルＭＯＳトランジスタＱ、が
形成され、ゲート電極Ｇ、と半導体領域１１．１２とに
よりｎチャネルＭＯＳトランジスタＱｓが形成されてい
る。ここで、半導体領域１１は、これらのｎチャネルＭ
ＯＳトランジスタＱ？、Ｑ嘗間で共通である。
この第３図に示す基本セルの寸法の一例を挙げると次の
通りである０例えば、設計ルールが０゜７μｍである場
合、設計上の１単位長さをＩＧ（グリッド）とすると、
基本セルの寸法Ａ、 Ｂ（第８図）は例えばそれぞれ１
４Ｇ、３．５Ｇとすることができる。ここで、例えばＩ
Ｇ−２，１ｐｍとすると、Ａ＝１４Ｘ２．１−２９．４
ｐｍ。
通りである０例えば、設計ルールが０゜７μｍである場
合、設計上の１単位長さをＩＧ（グリッド）とすると、
基本セルの寸法Ａ、 Ｂ（第８図）は例えばそれぞれ１
４Ｇ、３．５Ｇとすることができる。ここで、例えばＩ
Ｇ−２，１ｐｍとすると、Ａ＝１４Ｘ２．１−２９．４
ｐｍ。
Ｂ＝３．５Ｘ２．１＝７．３５μｍである。また、ｐチ
ャネルＭＯＳトランジスタＱ、−Ｑ、のＷ／Ｌ＝４．９
μｍ１０．Ｓｕｍ、ｎチャネルＭＯＳトランジスタＱｓ
〜Ｑ、のＷ／Ｌ＝４．２μｍ１０．１ｐｍであり、ｐ
チャネルＭＯＳトランジスタＱ、−Ｑ、とｎチャネルＭ
ＯＳトランジスタＱ。
ャネルＭＯＳトランジスタＱ、−Ｑ、のＷ／Ｌ＝４．９
μｍ１０．Ｓｕｍ、ｎチャネルＭＯＳトランジスタＱｓ
〜Ｑ、のＷ／Ｌ＝４．２μｍ１０．１ｐｍであり、ｐ
チャネルＭＯＳトランジスタＱ、−Ｑ、とｎチャネルＭ
ＯＳトランジスタＱ。
〜ＱｓとのＷ／Ｌはほぼ等しい、この場合、これらのＰ
チャネルＭＯＳトランジスタＱ、−Ｑ、とｎチャネルＭ
ＯＳトランジスタＱ５〜Ｑ、との性能比は、正孔と電子
との移動度の比に比例する。
チャネルＭＯＳトランジスタＱ、−Ｑ、とｎチャネルＭ
ＯＳトランジスタＱ５〜Ｑ、との性能比は、正孔と電子
との移動度の比に比例する。
次に、第３図に示す基本セルから戒る全面敷き詰め型Ｃ
ＭＯＳゲートアレイにより完全０ＭＯ３型スタティック
ＲＡＭを構成した実施例について説明する。
ＭＯＳゲートアレイにより完全０ＭＯ３型スタティック
ＲＡＭを構成した実施例について説明する。
第１図及び第２図に示すように、この実施例においては
、ｐチャネルＭＯＳトランジスタＱＩ。
、ｐチャネルＭＯＳトランジスタＱＩ。
Ｑ４とｎチャネルＭＯＳトランジスタＱ・ ′、Ｑ６と
により、完全０ＭＯ３型スタティックＲＡＭのメモリセ
ルのフリップフロップ回路が構成されている。ただし、
ｎチャネルＭＯＳトランジスタＱ、′は、ｐチャネルＭ
Ｏ３トランジスタＱ、〜Ｑ４とｎチャネルＭＯＳトラン
ジスタＱｓ −Ｑ。
により、完全０ＭＯ３型スタティックＲＡＭのメモリセ
ルのフリップフロップ回路が構成されている。ただし、
ｎチャネルＭＯＳトランジスタＱ、′は、ｐチャネルＭ
Ｏ３トランジスタＱ、〜Ｑ４とｎチャネルＭＯＳトラン
ジスタＱｓ −Ｑ。
とにより構成される基本セルに隣接する基本セルを構成
するＭＯＳトランジスタのうちｎチャネルＭＯＳトラン
ジスタＱ、に対応するものである。
するＭＯＳトランジスタのうちｎチャネルＭＯＳトラン
ジスタＱ、に対応するものである。
そして、ｐチャネルＭＯ３トランジスタＱ、とｎチャネ
ルＭＯＳトランジスタＱ＄ ′とによりフリップフロッ
プ回路を構成する一方のＣＭＯＳインバータが構成され
、ｐチャネルＭＯ３トランジスタＱ４とｎチャネルＭＯ
ＳトランジスタＱ、とにより他方のＣＭＯＳインバータ
が構成されている。
ルＭＯＳトランジスタＱ＄ ′とによりフリップフロッ
プ回路を構成する一方のＣＭＯＳインバータが構成され
、ｐチャネルＭＯ３トランジスタＱ４とｎチャネルＭＯ
ＳトランジスタＱ、とにより他方のＣＭＯＳインバータ
が構成されている。
この場合、ｐチャネルＭＯ３トランジスタＱＩ＋Ｑ４に
より負荷トランジスタが構成され、ｎチャネルＭＯＳト
ランジスタＱ、”、Ｑ−によりドライバトランジスタが
構成されている。一方、ｎチャネルＭＯＳトランジスタ
Ｑ、”、Ｑｓによりアクセストランジスタが構成されて
いる。ここで、ｎチャネルＭＯ３トランジスタＱ、’、
は、ｐチャネルＭＯ５トランジスタＱ、〜Ｑ、とｎチャ
ネルＭＯＳトランジスタＱｓ−Ｑ、とにより構成される
基本セルに隣接する基本セルを構成するＭＯＳトランジ
スタのうちｎチャネルＭＯＳトランジスタＱ？に対応す
るものである。また、Ｗはワード線、Ｂｒ、Ｂｔはビッ
ト線を示す。
より負荷トランジスタが構成され、ｎチャネルＭＯＳト
ランジスタＱ、”、Ｑ−によりドライバトランジスタが
構成されている。一方、ｎチャネルＭＯＳトランジスタ
Ｑ、”、Ｑｓによりアクセストランジスタが構成されて
いる。ここで、ｎチャネルＭＯ３トランジスタＱ、’、
は、ｐチャネルＭＯ５トランジスタＱ、〜Ｑ、とｎチャ
ネルＭＯＳトランジスタＱｓ−Ｑ、とにより構成される
基本セルに隣接する基本セルを構成するＭＯＳトランジ
スタのうちｎチャネルＭＯＳトランジスタＱ？に対応す
るものである。また、Ｗはワード線、Ｂｒ、Ｂｔはビッ
ト線を示す。
この実施例においては、三層のアルミニウム（ＡＩ）配
線を用いて配線を行っている。そして、第１図において
、×は一層目のＡｌ配線とＰ゛型もしくはｎ゛型の半導
体領域またはゲート電極とのコンタクト部を示し、○は
二層目のＡｌ配線と一層目のＡｌ配線とのコンタクト部
を示し、口は三層目のＡｌ配線と二層目のＡｌ配線との
コンタクト部を示す、第１図において、これらのコンタ
クト部を通る一層目のＡｌ配線、二層目のＡｌ配線及び
三層目のＡｌ配線をそれぞれ実線（−）、点’ｈ’Ａ
（・−）及び−点鎖線（−）により示す、この場合、電
源電圧ｖＤＤ＋ ｖｓｓ供給用の配線は一層目のＡ１
配線により構成されている。ここで、この電源電圧ＶＩ
＋ｔ＋供給用の一層目のＡｌ配線は半導体領域２，５．
１３にコンタクトしており、また電源電圧ＶＳＳ供給用
の一層目のＡｌ配線は半導体領域９，１２．１４にコン
タクトしている。さらに、ｐチャネルＭＯＳトランジス
タＱＩ−Ｑ４とｎチャネルＭＯＳトランジスタＱｓ−Ｑ
、とにより構成される基本セルに隣接する基本セル用の
電源電圧ＶＳＳ供給用の一層目のＡｌ配線は半導体領域
１２’、１４”にコンタクトしている。また、ワード線
Ｗ１は二層目のＡｌ配線により構成されている。一方、
ビット線ＢＩ＋Ｂｔは三層目のＡｌ配線により構成され
ている。この三層目のＡｌ配線により構成されるビット
線Ｂ＋は二層目のＡｌ配線及び−層目のＡｌ配線を介し
て半導体領域１０”にコンタクトしており、同様に三層
目のＡｌ配線により構成されるビット線Ｂ８は二層目の
Ａｌ配線及び−層目のＡｌ配線を介して半導体領域７に
コンタクトしている。
線を用いて配線を行っている。そして、第１図において
、×は一層目のＡｌ配線とＰ゛型もしくはｎ゛型の半導
体領域またはゲート電極とのコンタクト部を示し、○は
二層目のＡｌ配線と一層目のＡｌ配線とのコンタクト部
を示し、口は三層目のＡｌ配線と二層目のＡｌ配線との
コンタクト部を示す、第１図において、これらのコンタ
クト部を通る一層目のＡｌ配線、二層目のＡｌ配線及び
三層目のＡｌ配線をそれぞれ実線（−）、点’ｈ’Ａ
（・−）及び−点鎖線（−）により示す、この場合、電
源電圧ｖＤＤ＋ ｖｓｓ供給用の配線は一層目のＡ１
配線により構成されている。ここで、この電源電圧ＶＩ
＋ｔ＋供給用の一層目のＡｌ配線は半導体領域２，５．
１３にコンタクトしており、また電源電圧ＶＳＳ供給用
の一層目のＡｌ配線は半導体領域９，１２．１４にコン
タクトしている。さらに、ｐチャネルＭＯＳトランジス
タＱＩ−Ｑ４とｎチャネルＭＯＳトランジスタＱｓ−Ｑ
、とにより構成される基本セルに隣接する基本セル用の
電源電圧ＶＳＳ供給用の一層目のＡｌ配線は半導体領域
１２’、１４”にコンタクトしている。また、ワード線
Ｗ１は二層目のＡｌ配線により構成されている。一方、
ビット線ＢＩ＋Ｂｔは三層目のＡｌ配線により構成され
ている。この三層目のＡｌ配線により構成されるビット
線Ｂ＋は二層目のＡｌ配線及び−層目のＡｌ配線を介し
て半導体領域１０”にコンタクトしており、同様に三層
目のＡｌ配線により構成されるビット線Ｂ８は二層目の
Ａｌ配線及び−層目のＡｌ配線を介して半導体領域７に
コンタクトしている。
以上のように、この実施例によれば、第３図に示す基本
セルから戒るＣＭＯＳゲートアレイにより完全０ＭＯ３
型スタティックＲＡＭを構成していることから、互いに
隣接する２個の基本セルにまたがってはいるものの、実
質的には第３図に示す基本セル１個で完全０ＭＯ３型ス
タティックＲＡＭのメモリセルを構成することができる
。この場合、基本セルのうち２個のｐチャネルＭＯ３ト
ランジスタは使用されずに余るが、これらの未使用のｐ
チャネルＭＯＳトランジスタは基本セルの約１／４を占
めるに過ぎない、従って、基本セルの使用効率は、第８
図に示す基本セルを用いて完全０ＭＯ３型スタティック
ＲＡＭのメモリセルを構成する場合に比べて高い、これ
によって、従来に比べてメモリセルの集積密度が高い完
全０ＭＯ３型スタティックＲＡＭをＣＭＯＳゲートアレ
イにより容易に実現することができる。
セルから戒るＣＭＯＳゲートアレイにより完全０ＭＯ３
型スタティックＲＡＭを構成していることから、互いに
隣接する２個の基本セルにまたがってはいるものの、実
質的には第３図に示す基本セル１個で完全０ＭＯ３型ス
タティックＲＡＭのメモリセルを構成することができる
。この場合、基本セルのうち２個のｐチャネルＭＯ３ト
ランジスタは使用されずに余るが、これらの未使用のｐ
チャネルＭＯＳトランジスタは基本セルの約１／４を占
めるに過ぎない、従って、基本セルの使用効率は、第８
図に示す基本セルを用いて完全０ＭＯ３型スタティック
ＲＡＭのメモリセルを構成する場合に比べて高い、これ
によって、従来に比べてメモリセルの集積密度が高い完
全０ＭＯ３型スタティックＲＡＭをＣＭＯＳゲートアレ
イにより容易に実現することができる。
なお、この実施例においては、上述のように三層のＡＩ
配線を用いて配線を行っているが、例えばｐチャネルＭ
Ｏ３トランジスタＱ、〜Ｑ４及びｎチャネルＭＯＳトラ
ンジスタＱｓ−Ｑｓのそれぞれのチャネル幅をそれぞれ
ＩＧずつ大きくすれば、ビット線Ｂｌ、Ｂ！を一層目の
ＡＩ配線により形成することが可能となるので、三層目
のＡＩ配線は不要となる。この場合には、二層のＡＩ配
線により配線を行うことが可能となる。
配線を用いて配線を行っているが、例えばｐチャネルＭ
Ｏ３トランジスタＱ、〜Ｑ４及びｎチャネルＭＯＳトラ
ンジスタＱｓ−Ｑｓのそれぞれのチャネル幅をそれぞれ
ＩＧずつ大きくすれば、ビット線Ｂｌ、Ｂ！を一層目の
ＡＩ配線により形成することが可能となるので、三層目
のＡＩ配線は不要となる。この場合には、二層のＡＩ配
線により配線を行うことが可能となる。
次に、本発明を２人力ＮＡＮＤ回路に適用した実施例に
ついて説明する。
ついて説明する。
第４図は第３図に示す基本セルから威る全面敷き詰め型
ＣＭＯＳゲートアレイにより２人力ＮＡＮＤ回路を構成
した実施例を示す、第５図はこの第４図に示す２人力Ｎ
ＡＮＤ回路の等価回路を示す。
ＣＭＯＳゲートアレイにより２人力ＮＡＮＤ回路を構成
した実施例を示す、第５図はこの第４図に示す２人力Ｎ
ＡＮＤ回路の等価回路を示す。
第４図及び第５図に示すように、この実施例においては
、第３図に示す基本セルのうちの２個のｐチャネルＭＯ
３トランジスタＱ、、Ｑ、と４個のｎチャネルＭＯＳト
ランジスタＱｓ〜Ｑ１とにより２人力ＮＡＮＤ回路が構
成されている。ここで、ｎチャネルＭＯＳトランジスタ
Ｑｓ 、Ｑ？は並列接続されており、同様にｎチャネル
ＭＯＳトランジスタＱ、、Ｑ、は並列接続されている。
、第３図に示す基本セルのうちの２個のｐチャネルＭＯ
３トランジスタＱ、、Ｑ、と４個のｎチャネルＭＯＳト
ランジスタＱｓ〜Ｑ１とにより２人力ＮＡＮＤ回路が構
成されている。ここで、ｎチャネルＭＯＳトランジスタ
Ｑｓ 、Ｑ？は並列接続されており、同様にｎチャネル
ＭＯＳトランジスタＱ、、Ｑ、は並列接続されている。
第５図におけるＱＳ？はこの並列接続されたｎチャネル
ＭＯＳトランジスタＱ、、Ｑ、を示したものであり、Ｑ
、はこの並列接続されたｎチャネルＭＯＳトランジスタ
Ｑ、、Ｑ、を示したものである。
ＭＯＳトランジスタＱ、、Ｑ、を示したものであり、Ｑ
、はこの並列接続されたｎチャネルＭＯＳトランジスタ
Ｑ、、Ｑ、を示したものである。
この実施例においては、上述のｐチャネルＭＯＳトラン
ジスタＱ、、Ｑ、及びｎチャネルＭＯＳトランジスタＱ
ｓ””Ｑ−以外のトランジスタ、すなわちｐチャネルＭ
Ｏ３トランジスタＱ、、Ｑｔは使用されていない。
ジスタＱ、、Ｑ、及びｎチャネルＭＯＳトランジスタＱ
ｓ””Ｑ−以外のトランジスタ、すなわちｐチャネルＭ
Ｏ３トランジスタＱ、、Ｑｔは使用されていない。
第４図及び第５図において、Ｖｒ、Ｖｚはそれぞれｎチ
ャネルＭＯＳトランジスタＱｓ？ＩＱｂｍのゲートへの
入力電圧であり、Ｖ ｏｕｔば出力電圧である。
ャネルＭＯＳトランジスタＱｓ？ＩＱｂｍのゲートへの
入力電圧であり、Ｖ ｏｕｔば出力電圧である。
この実施例においては、二層のＡＩ配線により配線を行
っている。ここで、Ｖ、、Ｖ、及びｖｏ、。
っている。ここで、Ｖ、、Ｖ、及びｖｏ、。
用の配線は、電源電圧Ｖｌｌｌｌｌ Ｖ３Ｓ供給用の配
線と同様に一層目のＡ１配線により構成されている。こ
の場合、Ｖ、、Ｖ、用の一層目の＾ｌ配線は、それぞれ
ゲート電極Ｇ、、Ｇ、にコンタクトしている。
線と同様に一層目のＡ１配線により構成されている。こ
の場合、Ｖ、、Ｖ、用の一層目の＾ｌ配線は、それぞれ
ゲート電極Ｇ、、Ｇ、にコンタクトしている。
また、Ｖ ｏｕｔ用の一層目の＾ｌ配線は、半導体領域
５にコンタクトしているとともに、−層目のＡＩ配線及
び二層目のＡＩ配線を介して半導体領域７にコンタクト
している。
５にコンタクトしているとともに、−層目のＡＩ配線及
び二層目のＡＩ配線を介して半導体領域７にコンタクト
している。
この実施例によれば、第３図に示す基本セルにより２人
力ＮＡＮＤ回路を構成していることから、第８図に示す
ような従来の基本セルを用いて２人力ＮＡＮＤ回路を構
成する場合に比べてトランジスタ間の配線の自由度が大
きくなる。このため、同一の集積密度で考えた場合、従
来に比べてより最適に近い回路構成の２人力ＮＡＮＤ回
路を容易に実現することができる。さらに、ｎチャネル
ＭＯＳトランジスタＱｓ？ｒＱ＆Ｉは、ｎチャネルＭＯ
ＳトランジスタＱｓ””Ｑ−のチャネル幅の２倍のチャ
ネル幅を有することになるので、その電流駆動能力は非
常に大きく、従って高性能の２人力ＮＡＮＤ回路を実現
することができる。
力ＮＡＮＤ回路を構成していることから、第８図に示す
ような従来の基本セルを用いて２人力ＮＡＮＤ回路を構
成する場合に比べてトランジスタ間の配線の自由度が大
きくなる。このため、同一の集積密度で考えた場合、従
来に比べてより最適に近い回路構成の２人力ＮＡＮＤ回
路を容易に実現することができる。さらに、ｎチャネル
ＭＯＳトランジスタＱｓ？ｒＱ＆Ｉは、ｎチャネルＭＯ
ＳトランジスタＱｓ””Ｑ−のチャネル幅の２倍のチャ
ネル幅を有することになるので、その電流駆動能力は非
常に大きく、従って高性能の２人力ＮＡＮＤ回路を実現
することができる。
次に、本発明を２人力ＮＯＲ回路に適用した実施例につ
いて説明する。
いて説明する。
第６図は第３図に示す基本セルから威る全面敷き詰め型
ＣＭＯＳゲートアレイにより２人力ＮＯＲ回路を構成し
た実施例を示す、第７図はこの第６図に示す２人力ＮＯ
Ｒ回路の等価回路を示す。
ＣＭＯＳゲートアレイにより２人力ＮＯＲ回路を構成し
た実施例を示す、第７図はこの第６図に示す２人力ＮＯ
Ｒ回路の等価回路を示す。
第６図及び第７図に示すように、この実施例においては
、第３図に示す基本セルのうちの４個のｐチャネルＭＯ
３トランジスタＱ１〜Ｑ４と２個のｎチャネルＭＯＳト
ランジスタＱ、、Ｑ、とにより２人力ＮＯＲ回路が構成
されている。ここで、ｐチャネルＭＯ３トランジスタＱ
＋ 、Ｑｓは並列接続されており、同様にｐチャネルＭ
Ｏ３トランジスタＱ、、Ｑ、は並列接続されている。第
７図におけるＱ１３はこの並列接続されたｐチャネルＭ
Ｏ３トランジスタＱ３．Ｑｓを示したものであり、Ｑｇ
ａはこの並列接続されたｎチャネルＭＯＳトランジスタ
Ｑ、、Ｑ、を示したものである。この実施例においては
、これらのｐチャネルＭＯ３）うンジスタＱ、 ＮＱ、
及びｎチャネルＭＯ３トランジスタＱｓ 、Ｑ−以外の
トランジスタ、すなわちｎチャネルＭＯ３トランジスタ
Ｑ、、Ｑ、は使用されていない。
、第３図に示す基本セルのうちの４個のｐチャネルＭＯ
３トランジスタＱ１〜Ｑ４と２個のｎチャネルＭＯＳト
ランジスタＱ、、Ｑ、とにより２人力ＮＯＲ回路が構成
されている。ここで、ｐチャネルＭＯ３トランジスタＱ
＋ 、Ｑｓは並列接続されており、同様にｐチャネルＭ
Ｏ３トランジスタＱ、、Ｑ、は並列接続されている。第
７図におけるＱ１３はこの並列接続されたｐチャネルＭ
Ｏ３トランジスタＱ３．Ｑｓを示したものであり、Ｑｇ
ａはこの並列接続されたｎチャネルＭＯＳトランジスタ
Ｑ、、Ｑ、を示したものである。この実施例においては
、これらのｐチャネルＭＯ３）うンジスタＱ、 ＮＱ、
及びｎチャネルＭＯ３トランジスタＱｓ 、Ｑ−以外の
トランジスタ、すなわちｎチャネルＭＯ３トランジスタ
Ｑ、、Ｑ、は使用されていない。
この実施例においては、二層のＡ１配線により配線を行
っている。ここで、ｖ、、Ｖｔ及び■。。。
っている。ここで、ｖ、、Ｖｔ及び■。。。
用の配線は、電源電圧Ｖゎ。、■８．供給用の配線と同
様に一層目のＡＩ配線により構成されている。この場合
、ｖ、、Ｖ、用の一層目のＡＩ配線はそれぞれゲート電
極Ｇｘ、Ｇｔにコンタクトしている。
様に一層目のＡＩ配線により構成されている。この場合
、ｖ、、Ｖ、用の一層目のＡＩ配線はそれぞれゲート電
極Ｇｘ、Ｇｔにコンタクトしている。
また、ｖ６．１用の一層目のＡＩ配線は、半導体領域８
．６にコンタクトしているとともに、二層目のＡＩ配線
及び−層目のＡ１配線を介して半導体領域３にコンタク
トしている。
．６にコンタクトしているとともに、二層目のＡＩ配線
及び−層目のＡ１配線を介して半導体領域３にコンタク
トしている。
この実施例によれば、第３図に示す基本セルにより２人
力ＮＯＲ回路を構成していることから、第８図に示すよ
うな従来の基本セルを用いて２人力ＮＯＲ回路を構成す
る場合に比べてトランジスタ間の配線の自由度が大きく
なり、これによって従来に比べてより最適に近い回路構
成の２人力ＮＯＲ回路を容易に実現することができる。
力ＮＯＲ回路を構成していることから、第８図に示すよ
うな従来の基本セルを用いて２人力ＮＯＲ回路を構成す
る場合に比べてトランジスタ間の配線の自由度が大きく
なり、これによって従来に比べてより最適に近い回路構
成の２人力ＮＯＲ回路を容易に実現することができる。
さらに、ｐチャネルＭＯ３トランジスタＱ ｌｓ ｒ
Ｑ ｘ ｓは、ｐチャネルＭＯ５トランジスタＱ、−Ｑ
、のチャネル幅の２倍のチャネル幅を有することになる
ので、その電流駆動能力はｎチャネルＭＯ３トランジス
タＱ ｓ ”” Ｑ−と同程度となり、従って高性能の
２人力ＮＯＲ回路を実現することができる。
Ｑ ｘ ｓは、ｐチャネルＭＯ５トランジスタＱ、−Ｑ
、のチャネル幅の２倍のチャネル幅を有することになる
ので、その電流駆動能力はｎチャネルＭＯ３トランジス
タＱ ｓ ”” Ｑ−と同程度となり、従って高性能の
２人力ＮＯＲ回路を実現することができる。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、第３図に示す基本セルの寸法Ａ、Ｂやこの基本
セルを構成するｐチャネルＭＯＳトランジスタＱ１〜Ｑ
、及びｎチャネルＭＯ３トランジスタＱ、〜Ｑ、のチャ
ネル幅Ｗやチャネル長しは必要に応じて選定することが
可能である。また、ゲート電極６１〜Ｇ、は実施例と異
なる形状とすることも可能である。さらに、これらのｐ
チャネルＭＯＳトランジスタＱ１〜Ｑ４及びｎチャネル
ＭＯ５トランジスタＱｓ−Ｑ−間の配線の仕方も上述の
実施例に限定されるものではない。
セルを構成するｐチャネルＭＯＳトランジスタＱ１〜Ｑ
、及びｎチャネルＭＯ３トランジスタＱ、〜Ｑ、のチャ
ネル幅Ｗやチャネル長しは必要に応じて選定することが
可能である。また、ゲート電極６１〜Ｇ、は実施例と異
なる形状とすることも可能である。さらに、これらのｐ
チャネルＭＯＳトランジスタＱ１〜Ｑ４及びｎチャネル
ＭＯ５トランジスタＱｓ−Ｑ−間の配線の仕方も上述の
実施例に限定されるものではない。
また、本発明はインバータ回路やトランスミツシタン回
路などを構成する場合に適用することも可能である。
路などを構成する場合に適用することも可能である。
本発明は、以上説明したように構成されているので、次
のような効果がある。
のような効果がある。
請求項１の半導体装置によれば、例えば完全０ＭＯ３型
のスタティックＲＡＭを構成する場合にはメモリセルの
高集積密度化を図ることができ、またＮＡＮＤ回路やＮ
ＯＲ回路などをＩＩＩ戒する場合には最適に近い回路構
成とすることができる。
のスタティックＲＡＭを構成する場合にはメモリセルの
高集積密度化を図ることができ、またＮＡＮＤ回路やＮ
ＯＲ回路などをＩＩＩ戒する場合には最適に近い回路構
成とすることができる。
請求項２の発明によれば、完全ＣＭＯ３型スタテスタテ
ィックのメモリセルを容易に構成することができる。
ィックのメモリセルを容易に構成することができる。
第１図は本発明を完全ＣＭＯ５型スタテスタティックに
適用した実施例を示す平面図、第２図は第１図に示す完
全ＣＭＯ５型スタテスタティックのメそりセルの等価回
路を示す回路図、第３図は本発明の実施例で用いる基本
セルを示す平面図、第４図は本発明を２人力ＮＡＮＤ回
路に適用した実施例を示す平面図、第５図は第４図に示
す２人力ＮＡＮＤ回路の等価回路を示す回路図、第６図
は本発明を２人力ＮＯＲ回路に適用した実施例を示す平
面図、第７図は第６図に示す２人力ＮＯＲ回路の等価回
路を示す回路図、第８図は従来のＣＭＯＳゲートアレイ
で用いられている基本セルを示す平面図である。 図面における主要な符号の説明 １〜６：ｐ”型の半導体領域、 ７〜１２：ｎ”型の半
導体領域、 Ｇ、〜Ｇ、：ゲート電極、Ｑ＋−Ｑ４：Ｐ
チャネルＭＯ３トランジスタ、Ｑ、〜Ｑｓ：ｎチャネル
ＭＯＳトランジスタ。
適用した実施例を示す平面図、第２図は第１図に示す完
全ＣＭＯ５型スタテスタティックのメそりセルの等価回
路を示す回路図、第３図は本発明の実施例で用いる基本
セルを示す平面図、第４図は本発明を２人力ＮＡＮＤ回
路に適用した実施例を示す平面図、第５図は第４図に示
す２人力ＮＡＮＤ回路の等価回路を示す回路図、第６図
は本発明を２人力ＮＯＲ回路に適用した実施例を示す平
面図、第７図は第６図に示す２人力ＮＯＲ回路の等価回
路を示す回路図、第８図は従来のＣＭＯＳゲートアレイ
で用いられている基本セルを示す平面図である。 図面における主要な符号の説明 １〜６：ｐ”型の半導体領域、 ７〜１２：ｎ”型の半
導体領域、 Ｇ、〜Ｇ、：ゲート電極、Ｑ＋−Ｑ４：Ｐ
チャネルＭＯ３トランジスタ、Ｑ、〜Ｑｓ：ｎチャネル
ＭＯＳトランジスタ。
Claims (1)
- 【特許請求の範囲】 １、ソース領域及びドレイン領域の一方を共通とする第
１導電型の第１及び第２のＭＯＳトランジスタと、 ソース領域及びドレイン領域の一方を共通とする第１導
電型の第３及び第４のＭＯＳトランジスタと、 ソース領域及びドレイン領域の一方を共通とする第２導
電型の第５及び第６のＭＯＳトランジスタと、 ソース領域及びドレイン領域の一方を共通とする第２導
電型の第７及び第８のＭＯＳトランジスタとにより構成
され、 上記第１及び第３のＭＯＳトランジスタのゲート電極は
共通であり、上記第２及び第４のＭＯＳトランジスタの
ゲート電極は共通であり、上記第５及び第７のＭＯＳト
ランジスタのゲート電極は共通である基本セルから成る
ことを特徴とするマスタースライス方式の半導体装置。 ２、上記第６及び第８のＭＯＳトランジスタのゲート電
極は互いに分離していることを特徴とする請求項１記載
の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1219970A JPH0383375A (ja) | 1989-08-25 | 1989-08-25 | 半導体装置 |
| EP90309203A EP0414520B1 (en) | 1989-08-25 | 1990-08-22 | Master slice type semiconductor devices |
| DE69009626T DE69009626T2 (de) | 1989-08-25 | 1990-08-22 | Masterslice-Halbleitervorrichtung. |
| US07/571,772 US5083178A (en) | 1989-08-25 | 1990-08-24 | Semiconductor cmos gate array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1219970A JPH0383375A (ja) | 1989-08-25 | 1989-08-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0383375A true JPH0383375A (ja) | 1991-04-09 |
Family
ID=16743882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1219970A Pending JPH0383375A (ja) | 1989-08-25 | 1989-08-25 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5083178A (ja) |
| EP (1) | EP0414520B1 (ja) |
| JP (1) | JPH0383375A (ja) |
| DE (1) | DE69009626T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020072171A (ja) * | 2018-10-31 | 2020-05-07 | セイコーエプソン株式会社 | 半導体集積回路、電子機器及び移動体 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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