JPH0194623A - 多層配線半導体装置の製造方法 - Google Patents
多層配線半導体装置の製造方法Info
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- JPH0194623A JPH0194623A JP25275287A JP25275287A JPH0194623A JP H0194623 A JPH0194623 A JP H0194623A JP 25275287 A JP25275287 A JP 25275287A JP 25275287 A JP25275287 A JP 25275287A JP H0194623 A JPH0194623 A JP H0194623A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多層配線半導体装置の製造方法に関し、特に半
導体基板上の眉間絶縁膜の平坦化方法に関するものであ
る。
導体基板上の眉間絶縁膜の平坦化方法に関するものであ
る。
半導体素子の微細化、多層配線化が進むにつれ表面の平
坦化技術は必要不可欠のものである。
坦化技術は必要不可欠のものである。
従来、この種の金属配線層上に形成された窒化ケイ素膜
の平坦化の一例としてシリカ膜を利用したエッチバック
法がある。
の平坦化の一例としてシリカ膜を利用したエッチバック
法がある。
従来技術の一例を図面を用いて説明する。第２図（ａ）
〜（ｄ）は従来技術の例を説明するための工程順に配置
した半導体チップの断面図である。
〜（ｄ）は従来技術の例を説明するための工程順に配置
した半導体チップの断面図である。
第２図（ａ＞に示すように、半導体基板１表面に酸化シ
リコ膜２を形成し、その上にアルミニウム配線３を形成
する。次に、この状態の半導体ウェーハを基板として、
第２図（ｂ）に示すように、窒化ケイ素膜４を形成し、
次いで例えばシラノール溶液をスピン塗布し、適切な熱
処理を行なってシリカ膜５を形成する。シリカ膜５によ
り窒化ケイ素膜４の表面の凹部がある程度うめられる。
リコ膜２を形成し、その上にアルミニウム配線３を形成
する。次に、この状態の半導体ウェーハを基板として、
第２図（ｂ）に示すように、窒化ケイ素膜４を形成し、
次いで例えばシラノール溶液をスピン塗布し、適切な熱
処理を行なってシリカ膜５を形成する。シリカ膜５によ
り窒化ケイ素膜４の表面の凹部がある程度うめられる。
シリカ膜を残したままではこの上部にたとえば第２のア
ルミニウム配線を形成する場合に、シリカとアルミニウ
ムが反応しやすく、信頼性上好ましくない。
ルミニウム配線を形成する場合に、シリカとアルミニウ
ムが反応しやすく、信頼性上好ましくない。
そこで、シリカ膜と窒化ケイ素膜上にＣＨＦ３／ ０２
系等のガス系を用いて反応性イオンエツチングを施し、
第２図（Ｃ）に示すように、シリカ膜５および窒化ケイ
素膜４の表面一部を同時に除去する。次いで、第２図（
ｄ）に示すように、再び窒化ケイ素膜６を所定の厚さに
形成し、比較的なだらかな表面を得る。
系等のガス系を用いて反応性イオンエツチングを施し、
第２図（Ｃ）に示すように、シリカ膜５および窒化ケイ
素膜４の表面一部を同時に除去する。次いで、第２図（
ｄ）に示すように、再び窒化ケイ素膜６を所定の厚さに
形成し、比較的なだらかな表面を得る。
ところが上述した従来の多層配線半導体装置の製造方法
は、シリカ膜を利用したエッチバック法により絶縁膜を
平坦化する方法であり、シリカ膜は凸部表面上でも膜厚
はばらつきがあり、また反応性イオンエツチングに対し
て窒化ケイ素膜のエツチング速度はシリカ膜のそれの２
倍以上あることから反応性イオンエツチング後、凸部に
おいては窒化ケイ素膜の残膜厚に差ができ、充分に平坦
にすることはむずかしい。また凹部においては、シリカ
膜が残りやすく、信頼性上問題があった。
は、シリカ膜を利用したエッチバック法により絶縁膜を
平坦化する方法であり、シリカ膜は凸部表面上でも膜厚
はばらつきがあり、また反応性イオンエツチングに対し
て窒化ケイ素膜のエツチング速度はシリカ膜のそれの２
倍以上あることから反応性イオンエツチング後、凸部に
おいては窒化ケイ素膜の残膜厚に差ができ、充分に平坦
にすることはむずかしい。また凹部においては、シリカ
膜が残りやすく、信頼性上問題があった。
〔問題点を解決するための手段〕”
本発明の半導体装置の製造方法は、少くとも電極配線の
形成された基板表面に窒化ケイ素膜を形成する工程と、
前記窒化ケイ素膜にスピン塗布法によりシリカ膜を形成
する工程と、前記シリカ膜をエツチングして前記電極配
線上部において前記窒化ケイ素膜の表面を露出させる工
程と、露出した部分の前記窒化ケイ素膜を残された前記
シリカ膜をマスクとしてエツチングする工程と、残され
た前記シリカ膜をエツチング除去して前記窒化ケイ素膜
を平坦化する工程とを少くとも有している。
形成された基板表面に窒化ケイ素膜を形成する工程と、
前記窒化ケイ素膜にスピン塗布法によりシリカ膜を形成
する工程と、前記シリカ膜をエツチングして前記電極配
線上部において前記窒化ケイ素膜の表面を露出させる工
程と、露出した部分の前記窒化ケイ素膜を残された前記
シリカ膜をマスクとしてエツチングする工程と、残され
た前記シリカ膜をエツチング除去して前記窒化ケイ素膜
を平坦化する工程とを少くとも有している。
次に本発明の実施例について図面を参照して説明する。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明するた
めの工程順に配置した半導体チップの断面図である。
めの工程順に配置した半導体チップの断面図である。
まず、第１図（ａ）に示すように、シリコンからなる半
導体基板１の表面に酸化シリコン膜２を形成し、更にア
ルミニウム配線３を形成するー。
導体基板１の表面に酸化シリコン膜２を形成し、更にア
ルミニウム配線３を形成するー。
この状態の半導体チップを基板として、第１図（ｂ）に
示すように窒化ケイ素膜４を形成する。
示すように窒化ケイ素膜４を形成する。
その膜厚はアルミニウム配線３の厚さと同等かそれ以上
が望ましい。例えばアルミニウム配線の膜厚が０．６μ
ｍとすれば必要な窒化ケイ素膜厚は０．６゛〜０．７μ
ｍ程度である。次いで、第１図（ｃ）に示すように、窒
化ケイ素膜４上に、シラノール溶液などをスピン塗布し
たのち熱処理を施してシリカ膜５（いわゆるスピン・オ
ン・ガラス膜）を形成する。シリカ膜５は凸部では薄く
っき凹部では厚くつく。
が望ましい。例えばアルミニウム配線の膜厚が０．６μ
ｍとすれば必要な窒化ケイ素膜厚は０．６゛〜０．７μ
ｍ程度である。次いで、第１図（ｃ）に示すように、窒
化ケイ素膜４上に、シラノール溶液などをスピン塗布し
たのち熱処理を施してシリカ膜５（いわゆるスピン・オ
ン・ガラス膜）を形成する。シリカ膜５は凸部では薄く
っき凹部では厚くつく。
次いで、第１図（ｄ）に示すようにシリカ膜５の表面を
エツチング除去し、窒化ケイ素膜４の凸部表面を露出さ
せる。このエツチングは例えばバッフアートフッ酸等に
より高選択比できる。
エツチング除去し、窒化ケイ素膜４の凸部表面を露出さ
せる。このエツチングは例えばバッフアートフッ酸等に
より高選択比できる。
次に第１図（ｅ）に示すように、露出した窒化ケイ素膜
４を残されたシリカ膜５をマスクとして選択的にエツチ
ング除去する。エツチング量は凹部での窒化ケイ素膜と
同じ程度の高さになるまでとする。このエツチングは例
えばＣＦ４１０□系のガスを用いたプラズマエツチング
によるとシリカ膜との選択比が５以上で可能である。
４を残されたシリカ膜５をマスクとして選択的にエツチ
ング除去する。エツチング量は凹部での窒化ケイ素膜と
同じ程度の高さになるまでとする。このエツチングは例
えばＣＦ４１０□系のガスを用いたプラズマエツチング
によるとシリカ膜との選択比が５以上で可能である。
次いで第１図（ｆ＞に示すように、残されたシリカ膜５
をバッフアートフッ酸等により除去する。これによりき
わめて平坦な表面が得られる。
をバッフアートフッ酸等により除去する。これによりき
わめて平坦な表面が得られる。
なお、アルミニウム膜３上の窒化ケイ素膜は薄くなって
いるので、第１図（ｇ）に示すように再び所望の厚さの
窒化ケイ素膜６を形成する。
いるので、第１図（ｇ）に示すように再び所望の厚さの
窒化ケイ素膜６を形成する。
以後の第２層配線の形成は従来技術に準じて行えばよい
。又、第２層間絶縁膜も、この実施例に準じて行えばよ
い。
。又、第２層間絶縁膜も、この実施例に準じて行えばよ
い。
以上説明したように本発明は電極配線上に形成された窒
化ケイ素膜上にシリカ膜を形成し、窒化ケイ素膜凸部上
のシリカ膜をエツチング除去して、窒化ケイ素膜凸部を
露出させ、露出した部分の窒化ケイ素膜を残されたシリ
カ膜をマスクとして、選択的にエツチングし次いでシリ
カ膜をエツチング除去することにより、電極配線層上に
形成された窒化ケイ素膜を平坦化することができる。
化ケイ素膜上にシリカ膜を形成し、窒化ケイ素膜凸部上
のシリカ膜をエツチング除去して、窒化ケイ素膜凸部を
露出させ、露出した部分の窒化ケイ素膜を残されたシリ
カ膜をマスクとして、選択的にエツチングし次いでシリ
カ膜をエツチング除去することにより、電極配線層上に
形成された窒化ケイ素膜を平坦化することができる。
従って、多層配線半導体装置の段差被覆性が良好となる
ので歩留り及び信頼性が改善される効果がある。
ので歩留り及び信頼性が改善される効果がある。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明するた
めの工程順に配置した半導体チップの断面図、第２図（
ａ）〜（ｄ）は従来技術の例を説明するための工程順に
配置した半導体チップの断面図である。 １・・・半導体基板、２・・・酸化シリコ膜、３・・・
アルミニウム配線、４・・・窒化ケイ素膜、５・・・シ
リカ膜、６・・・窒化ケイ素膜。
めの工程順に配置した半導体チップの断面図、第２図（
ａ）〜（ｄ）は従来技術の例を説明するための工程順に
配置した半導体チップの断面図である。 １・・・半導体基板、２・・・酸化シリコ膜、３・・・
アルミニウム配線、４・・・窒化ケイ素膜、５・・・シ
リカ膜、６・・・窒化ケイ素膜。
Claims (1)
- 少くとも電極配線の形成された基板表面に窒化ケイ素
膜を形成する工程と、前記窒化ケイ素膜にスピン塗布法
によりシリカ膜を形成する工程と、前記シリカ膜をエッ
チングして前記電極配線上部において前記窒化ケイ素膜
の表面を露出させる工程と、露出した部分の前記窒化ケ
イ素膜を、残された前記シリカ膜をマスクとしてエッチ
ングする工程と、残された前記シリカ膜をエッチング除
去して前記窒化ケイ素膜を平坦化する工程とを含むこと
を特徴とする多層配線半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25275287A JPH0194623A (ja) | 1987-10-06 | 1987-10-06 | 多層配線半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25275287A JPH0194623A (ja) | 1987-10-06 | 1987-10-06 | 多層配線半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0194623A true JPH0194623A (ja) | 1989-04-13 |
Family
ID=17241789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25275287A Pending JPH0194623A (ja) | 1987-10-06 | 1987-10-06 | 多層配線半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0194623A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5212114A (en) * | 1989-09-08 | 1993-05-18 | Siemens Aktiengesellschaft | Process for global planarizing of surfaces for integrated semiconductor circuits |
| JPH0645327A (ja) * | 1991-01-09 | 1994-02-18 | Nec Corp | 半導体装置の製造方法 |
| US5296092A (en) * | 1992-01-16 | 1994-03-22 | Samsung Electronics Co., Ltd. | Planarization method for a semiconductor substrate |
-
1987
- 1987-10-06 JP JP25275287A patent/JPH0194623A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5212114A (en) * | 1989-09-08 | 1993-05-18 | Siemens Aktiengesellschaft | Process for global planarizing of surfaces for integrated semiconductor circuits |
| JPH0645327A (ja) * | 1991-01-09 | 1994-02-18 | Nec Corp | 半導体装置の製造方法 |
| US5296092A (en) * | 1992-01-16 | 1994-03-22 | Samsung Electronics Co., Ltd. | Planarization method for a semiconductor substrate |
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