JPS62112327A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62112327A JPS62112327A JP25237285A JP25237285A JPS62112327A JP S62112327 A JPS62112327 A JP S62112327A JP 25237285 A JP25237285 A JP 25237285A JP 25237285 A JP25237285 A JP 25237285A JP S62112327 A JPS62112327 A JP S62112327A
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- Japan
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- resist layer
- recessions
- insulating film
- layer
- interlayer insulating
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法における平坦化若しく
は平滑化技術に関する。
は平滑化技術に関する。
この発明は、段差部を有する基板のモ坦化を図る半導体
装置の製造方法において、未露光のポジ型レジスト層を
段差部に残存させることにより、平坦化のためのエッチ
バック工程の簡素化を実現するものである。
装置の製造方法において、未露光のポジ型レジスト層を
段差部に残存させることにより、平坦化のためのエッチ
バック工程の簡素化を実現するものである。
半導体装置の製造技術にあっては、近年の半導体素子の
微細化、素子構造の多層化等の要求から、眉間絶縁膜等
を平坦化する平坦化技術が半導体装置の信顧性向上のた
めの重要な技術として検、ｐＪさ、れている。
微細化、素子構造の多層化等の要求から、眉間絶縁膜等
を平坦化する平坦化技術が半導体装置の信顧性向上のた
めの重要な技術として検、ｐＪさ、れている。
ところで、従来の製造工程における平坦化、平滑化等を
目的とした半導体装置の製造方法の一例として、樹脂状
コーテイング材を用いてエッチバックする方法があり、
このような平坦化技術を開示したものとして、特公昭６
０−３３３０７号公報に記載される技術が知られている
。
目的とした半導体装置の製造方法の一例として、樹脂状
コーテイング材を用いてエッチバックする方法があり、
このような平坦化技術を開示したものとして、特公昭６
０−３３３０７号公報に記載される技術が知られている
。
即ち、段差部を有する層間絶縁膜Ｉ暑こ、樹脂状コーテ
イング材を平坦にコーティングし、層間絶縁膜と該樹脂
状コーテイング材のエツチング速度とが等しくなる条件
で上記樹脂状コーテイング材及び層間絶縁膜の双方をエ
ツチングして、平坦化を図る半導体装置の製造方法であ
る。
イング材を平坦にコーティングし、層間絶縁膜と該樹脂
状コーテイング材のエツチング速度とが等しくなる条件
で上記樹脂状コーテイング材及び層間絶縁膜の双方をエ
ツチングして、平坦化を図る半導体装置の製造方法であ
る。
しかしながら、このように樹脂状コーテイング材を平坦
に形成し、該樹脂状コーテイング材及び層間絶縁膜を７
１−記条件でエッチバックする方法では、平坦に形成し
た上記樹脂状コーテイング材をエッチバックする工程に
時間を要し、このため作業時間の短縮等の生産面からの
要求を満たし得ない。
に形成し、該樹脂状コーテイング材及び層間絶縁膜を７
１−記条件でエッチバックする方法では、平坦に形成し
た上記樹脂状コーテイング材をエッチバックする工程に
時間を要し、このため作業時間の短縮等の生産面からの
要求を満たし得ない。
すなわち、平坦に樹脂状コーテイング材を形成するため
、少なくとも膜厚を２〜３μｍ程度に形成する必要があ
り、更にエッチバックの当初においては、フッ素系ガス
と酸素系ガスの混合ガスを使用し、上記樹脂状コーテイ
ング材のエツチングを行うため、約ＩＯ分間程度の時間
を要する、−とになり、１′、導体Ｗ１η製１ΔＱ、：
；ｉ？（、、！る高スル・−プツトを実現できない等
の問題夕・呈δ−ることになる。
、少なくとも膜厚を２〜３μｍ程度に形成する必要があ
り、更にエッチバックの当初においては、フッ素系ガス
と酸素系ガスの混合ガスを使用し、上記樹脂状コーテイ
ング材のエツチングを行うため、約ＩＯ分間程度の時間
を要する、−とになり、１′、導体Ｗ１η製１ΔＱ、：
；ｉ？（、、！る高スル・−プツトを実現できない等
の問題夕・呈δ−ることになる。
そこで、本発明＋；ｉ 、、、ｌ−述の問題点に鑑み、
工、７チバソクエ程における時間短縮等の簡素化を可能
とする半導体装置の製造方法を開示する、ことを目的と
する。
工、７チバソクエ程における時間短縮等の簡素化を可能
とする半導体装置の製造方法を開示する、ことを目的と
する。
ｃ問題点を解決するための手段〕
本発明は、凹凸部を有する基板」−にポジ型のレジスト
層を形成するコー程と、上記Ｌ・シスト層を全面露光す
る工程と、現像により凹部に未露光の上記レジスト層を
残存させる工程と、上記レジスト層を構成する材料と」
−記聞凸部を構成する材料とのエツチング速度が略等し
くなる条件でエツチングを行って、略平坦な面を形成す
る工程とからなる半導体装置の製造方法により上述の問
題点を解決する。
層を形成するコー程と、上記Ｌ・シスト層を全面露光す
る工程と、現像により凹部に未露光の上記レジスト層を
残存させる工程と、上記レジスト層を構成する材料と」
−記聞凸部を構成する材料とのエツチング速度が略等し
くなる条件でエツチングを行って、略平坦な面を形成す
る工程とからなる半導体装置の製造方法により上述の問
題点を解決する。
ここで ポジ型のレジスト層の露光の条件は、凹部に未
露光のレジスｌ一層が残存するような条件で良く、例え
ば、露光時間や光の強度等により制御することができる
。
露光のレジスｌ一層が残存するような条件で良く、例え
ば、露光時間や光の強度等により制御することができる
。
また、エツチングは、上記レジスト層のエツチング速度
と上記凹凸部のエツチング速度が略等しくなるようなも
のであれば良く、例えば、フッ素系ガス等を用いたＲＩ
Ｅ （反応性イオンエツチング）を用いることができる
。
と上記凹凸部のエツチング速度が略等しくなるようなも
のであれば良く、例えば、フッ素系ガス等を用いたＲＩ
Ｅ （反応性イオンエツチング）を用いることができる
。
ポジ型のレジスト層を形成して全面露光した場合には、
条件によってレジスト層に未露光部分が生じ、この未露
光のレジスｌｌ？Ｊが凹部に残存することになる。残存
したレジスト層によって基板上の凹凸は緩和されて、略
平坦な表面になり、この表面を上記１ノジストｉを構成
する材料と」二記凹凸部を構成する材料とのエツチング
速度が略等しくなる条件でエッチバックすることで、平
坦化を図ることができる。
条件によってレジスト層に未露光部分が生じ、この未露
光のレジスｌｌ？Ｊが凹部に残存することになる。残存
したレジスト層によって基板上の凹凸は緩和されて、略
平坦な表面になり、この表面を上記１ノジストｉを構成
する材料と」二記凹凸部を構成する材料とのエツチング
速度が略等しくなる条件でエッチバックすることで、平
坦化を図ることができる。
この場合において、エツチング速度は、残存したポジ型
レジスト層及び凹凸部の工・ノチンカ′人６ｙ）であり
、したがって、時間的に短縮されたちの七なる。
レジスト層及び凹凸部の工・ノチンカ′人６ｙ）であり
、したがって、時間的に短縮されたちの七なる。
本発明の好適な実施例を図面を参照しながら説明する。
本実施例は、ＡＩ配線層上に酸化シリコン膜、窒化シリ
コン膜等の層間絶縁膜を形成し、この層間絶縁膜を平坦
化する方法である。本実施例を工程順に従って説明する
。尚、見出しの小文字の英字は、第１図の分図番号に対
応する。
コン膜等の層間絶縁膜を形成し、この層間絶縁膜を平坦
化する方法である。本実施例を工程順に従って説明する
。尚、見出しの小文字の英字は、第１図の分図番号に対
応する。
（ａ）第１図ａに示すように、基板りににＡ７！配、線
層２が形成され、層間絶縁膜３を被覆する。この層間絶
縁膜３は、例えば酸化シリコン膜であり、またプラズマ
ナイトライド、窒化シリコン膜、ＰＳＧ（リン・シリゲ
ート・ガラス）、Ａｓ５Ｇ（砒素・シリゲート・ガラス
）等の他の絶縁膜でも良い。この層間１色縁膜３の膜厚
ｄ１は、」二記Ａ４配線層２の膜厚ｄｏより厚く形成さ
れ、後の工程で行われるエッチバックによってもＡ／配
線２が露出することないような膜厚であれば良い。
層２が形成され、層間絶縁膜３を被覆する。この層間絶
縁膜３は、例えば酸化シリコン膜であり、またプラズマ
ナイトライド、窒化シリコン膜、ＰＳＧ（リン・シリゲ
ート・ガラス）、Ａｓ５Ｇ（砒素・シリゲート・ガラス
）等の他の絶縁膜でも良い。この層間１色縁膜３の膜厚
ｄ１は、」二記Ａ４配線層２の膜厚ｄｏより厚く形成さ
れ、後の工程で行われるエッチバックによってもＡ／配
線２が露出することないような膜厚であれば良い。
尚、Ａｆｆ配線２の材料は、これに限定されず他の配線
材料でも良い。また１、１１配綿２の間隔は後述する凹
部の大きさになるが、限定されるものではない。
材料でも良い。また１、１１配綿２の間隔は後述する凹
部の大きさになるが、限定されるものではない。
（ｂ）次に、第１図すに示すように、」二記層間絶縁膜
３により構成される凹凸部を有する基板りにポジ型レジ
スト層４を全面に塗布する。このポジ型レジスト層４の
膜厚ｄ２は、上記凹凸部の凹部を充填し、且つ、未露光
なポジ型レジスト層を残存させるに足る膜厚であれば良
い。この場合において、ポジ型ｌ／シスト層４の平坦性
が、後の平坦度に影響するため、ポジ型レジスト層４の
膜厚ｄ２及び粘度等を適当に調整することが望ましい。
３により構成される凹凸部を有する基板りにポジ型レジ
スト層４を全面に塗布する。このポジ型レジスト層４の
膜厚ｄ２は、上記凹凸部の凹部を充填し、且つ、未露光
なポジ型レジスト層を残存させるに足る膜厚であれば良
い。この場合において、ポジ型ｌ／シスト層４の平坦性
が、後の平坦度に影響するため、ポジ型レジスト層４の
膜厚ｄ２及び粘度等を適当に調整することが望ましい。
また、塗布するポジ型レジスト層４の材質としては、染
料等を含有し、光吸収係数の大きいものが好ましい。
料等を含有し、光吸収係数の大きいものが好ましい。
また、単一のレジストＮ４とするのではなく、例えば無
反射コーテイング膜を塗布した後、ポジ型１．・シスト
層庖塗帛するようにし２てもよい。、−の場合は、下地
層からの反射を低減し５１．−・層の平坦で処理に好適
な１１．・ジス１層４を形成し７得る。
反射コーテイング膜を塗布した後、ポジ型１．・シスト
層庖塗帛するようにし２てもよい。、−の場合は、下地
層からの反射を低減し５１．−・層の平坦で処理に好適
な１１．・ジス１層４を形成し７得る。
（Ｃ）ポジ型［／シスト層、１を全面に塗布した後。
全面を一括露光する。このポジ型の［／ジス１へ層、ｔ
の露光の条件は、上述のように、凹部り二未露光のレジ
スＨＩＩ４ａが残存するような条件で良く１２例えば、
露光時間や光の強度等すこより制御することができる。
の露光の条件は、上述のように、凹部り二未露光のレジ
スＨＩＩ４ａが残存するような条件で良く１２例えば、
露光時間や光の強度等すこより制御することができる。
光吸収係数の大きいボ・ジ型Ｌ・シスト層４では、凹部
において未露光となり易く、また、Ａ１配ｙＡ２からの
反射も少なく、処理に好適なかたちでポジ型１／ジス（
・層４が残存する。
において未露光となり易く、また、Ａ１配ｙＡ２からの
反射も少なく、処理に好適なかたちでポジ型１／ジス（
・層４が残存する。
全面を一括露光した後、第１図Ｃに示すよう乙、：、ポ
ジ型レジスト層４の現像を行って、凹部にレジストＮｔ
４ａを残存させる。上記凹部に残存する未露光のレジス
ト層４ａの厚みｄ３は１、上記層間絶Ｉ！膜３の凹部底
部から凸部上部までの厚みｄ４に略等しく、また、未露
光のレジス＋−面、ｉａの厚みｄ３が、上記層間絶縁膜
３の」二記厚みｄ４より小さいときには、後述するよう
に、その分だけエツチング速度の比を調整することで所
望の平坦化を果たし得る。尚、この現像工程においては
、基板全体を回転させて現像液を供給する所謂スピン現
像より、静止させて現像する所謂パドル現像の方が、凹
部に未露光のポジ型しジスｔ−Ｗｉ４ａが残存し易い。
ジ型レジスト層４の現像を行って、凹部にレジストＮｔ
４ａを残存させる。上記凹部に残存する未露光のレジス
ト層４ａの厚みｄ３は１、上記層間絶Ｉ！膜３の凹部底
部から凸部上部までの厚みｄ４に略等しく、また、未露
光のレジス＋−面、ｉａの厚みｄ３が、上記層間絶縁膜
３の」二記厚みｄ４より小さいときには、後述するよう
に、その分だけエツチング速度の比を調整することで所
望の平坦化を果たし得る。尚、この現像工程においては
、基板全体を回転させて現像液を供給する所謂スピン現
像より、静止させて現像する所謂パドル現像の方が、凹
部に未露光のポジ型しジスｔ−Ｗｉ４ａが残存し易い。
（ｄ）ポジ型レジスト層４を現像して、四部に未露光の
ポジ型レジストＮ４ ａを残存させた後、第１図ｄに示
すように、上記レジスト層４を構成する材料と上記凹凸
部を構成する材籾即ち層間絶縁膜３を構成する材料との
エツチング速度が略等しくなる条件でエツチングを行っ
て、略平坦な面３ｆを形成する。このエツチングは、上
述のように上記１／レジスト４のエツチング速度と上記
凹凸部のエツチング速度が略等しくなるようなものであ
れば良く、例えば、フッ素系ガス等を用いたＲＩＥ（反
応性イオンエツチング）を用いることができる。士だ、
上記レジスト層４のエンチング速度と上記凹凸部のエツ
チング速度の比は、同一でなくても良く、多少のずれは
許容され得る。即ち、残存したレジスト層４ａの膜厚ｄ
３が、）１記層間絶縁膜３の上記厚みｄ４より小さい場
合には、エツチング速度の比を、膜厚ｄ３（！：膜厚ｄ
４の比に対応した層間絶縁膜３のエツチング速度が大き
くなるような条件でエツチングすれば、平坦面形成を行
うことが可能となる。
ポジ型レジストＮ４ ａを残存させた後、第１図ｄに示
すように、上記レジスト層４を構成する材料と上記凹凸
部を構成する材籾即ち層間絶縁膜３を構成する材料との
エツチング速度が略等しくなる条件でエツチングを行っ
て、略平坦な面３ｆを形成する。このエツチングは、上
述のように上記１／レジスト４のエツチング速度と上記
凹凸部のエツチング速度が略等しくなるようなものであ
れば良く、例えば、フッ素系ガス等を用いたＲＩＥ（反
応性イオンエツチング）を用いることができる。士だ、
上記レジスト層４のエンチング速度と上記凹凸部のエツ
チング速度の比は、同一でなくても良く、多少のずれは
許容され得る。即ち、残存したレジスト層４ａの膜厚ｄ
３が、）１記層間絶縁膜３の上記厚みｄ４より小さい場
合には、エツチング速度の比を、膜厚ｄ３（！：膜厚ｄ
４の比に対応した層間絶縁膜３のエツチング速度が大き
くなるような条件でエツチングすれば、平坦面形成を行
うことが可能となる。
このように上記条件でエツチングを行った場合には、凹
部に残存する未露光のポジ型レジスト層４ａと上記凹凸
部を構成する層間キ色縁１１Ｑ ３のエッチバンクのみ
で足り、不要なレジスト層を当初より除去していくよう
な煩雑さを回避することができる。
部に残存する未露光のポジ型レジスト層４ａと上記凹凸
部を構成する層間キ色縁１１Ｑ ３のエッチバンクのみ
で足り、不要なレジスト層を当初より除去していくよう
な煩雑さを回避することができる。
（ｅ）次に、第１図ｅに示すように、平坦面３ｆ上に層
間絶縁膜５をエッチバンクされた分を補うように形成す
る。また、層間絶縁膜３を予め厚く形成することで、眉
間絶縁膜５の形成を省略さ拷ても良い。
間絶縁膜５をエッチバンクされた分を補うように形成す
る。また、層間絶縁膜３を予め厚く形成することで、眉
間絶縁膜５の形成を省略さ拷ても良い。
このような平坦化された面に次の配線層等を形成し、該
配線層等の段切れ等の弊害が防止された所定の多層配線
構造の半導体装置を製造することができる。
配線層等の段切れ等の弊害が防止された所定の多層配線
構造の半導体装置を製造することができる。
本発明の半導体装置の製造方法は、ポジ型のレジストｉ
を所定の条件で露光させ、未露光のポジ型レジスト層を
凹部に残存させて、エッチパックする。このため、所望
の平坦化、平滑化を図ることができ、更に、レジスト層
の除去は最小限なものとなり、作業時間は短縮され、デ
バイスの信頌性等も向上する。
を所定の条件で露光させ、未露光のポジ型レジスト層を
凹部に残存させて、エッチパックする。このため、所望
の平坦化、平滑化を図ることができ、更に、レジスト層
の除去は最小限なものとなり、作業時間は短縮され、デ
バイスの信頌性等も向上する。
第１図ａ〜第１図ｅは本発明の半導体装置の製造方法を
工程順に説明する半導体装置のそれぞれ断面図である。 １・・・基板 ２・・・Ａ２配線 ３・・・層間絶縁膜（凹凸部） ４・・・ポジ型レジスト層 ４ａ・・・未露光のポジ型しジスト層 特 許 出 願 人 ソニー株式会社代理人 弁
理士 小池 見回 田村榮− 第１図ａ 第１図す 第１図Ｃ 第１図ｄ 讐 第１図ｅ
工程順に説明する半導体装置のそれぞれ断面図である。 １・・・基板 ２・・・Ａ２配線 ３・・・層間絶縁膜（凹凸部） ４・・・ポジ型レジスト層 ４ａ・・・未露光のポジ型しジスト層 特 許 出 願 人 ソニー株式会社代理人 弁
理士 小池 見回 田村榮− 第１図ａ 第１図す 第１図Ｃ 第１図ｄ 讐 第１図ｅ
Claims (1)
- 【特許請求の範囲】 凹凸部を有する基板上にポジ型のレジスト層を形成する
工程と、 上記レジスト層を全面露光する工程と、 現像により凹部に未露光の上記レジスト層を残存させる
工程と、 上記レジスト層を構成する材料と上記凹凸部を構成する
材料とのエッチング速度が略等しくなる条件でエッチン
グを行って、略平坦な面を形成する工程とからなる半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25237285A JPS62112327A (ja) | 1985-11-11 | 1985-11-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25237285A JPS62112327A (ja) | 1985-11-11 | 1985-11-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62112327A true JPS62112327A (ja) | 1987-05-23 |
Family
ID=17236385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25237285A Pending JPS62112327A (ja) | 1985-11-11 | 1985-11-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62112327A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01209727A (ja) * | 1988-02-18 | 1989-08-23 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| KR100546296B1 (ko) * | 1999-08-06 | 2006-01-26 | 삼성전자주식회사 | 금속 브리지를 방지하는 반도체 장치의 금속 배선 제조 방법 |
-
1985
- 1985-11-11 JP JP25237285A patent/JPS62112327A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01209727A (ja) * | 1988-02-18 | 1989-08-23 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| KR100546296B1 (ko) * | 1999-08-06 | 2006-01-26 | 삼성전자주식회사 | 금속 브리지를 방지하는 반도체 장치의 금속 배선 제조 방법 |
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