JPH0384463A - 速度検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、位相変調型のパルス信号となったエンコーダ
出力から、エンコーダの検出対象の移動速度を検出する
速度検出回路の改良に関するものである。

〈従来の技術〉 モータの回転をフィードバック制御するシステムでは、
回転検出用のエンコーダとして、位相変ｒ！！Ｊ型のエ
ンコーダがある０位相変調型のエンコーダは、位相がモ
ータの回転位置により変調されるパルス信号を出力する
ものである。このエンコーダでは、パルス信号の周波数
がモータの回転によって変調されるため、パルス信号の
周期を計測することによりモータの回転速度を検出でき
る。

位相変調型のエンコーダを用いてロボットアームの駆動
用モータの回転速度をフィードバック制御するシステム
では、エンコーダの検出信号の周波数を高分解能で測定
し、電圧に変換するＦ／Ｖ変換器が必要となる。

従来、Ｆ／Ｖ変換器としては、積分器とサンプルホール
ド回路を組み合わせたアナログ回路によるＦ／Ｖ変換器
があった。

しかし、このＦ／Ｖ変換器では、積分コンデンサなどの
アナログ部品を使っているため、満足な温度特性が得ら
れない、調整箇所が多くなるなどの欠点があった。

このような欠点を解決するためのものとして、エンコー
ダ出力の周期をカウンタで計測し、計測した周期をマイ
コンにより周波数に変換し、これをＤ／Ａ変換器で電圧
に変換するデジタル式のＦ／Ｖ変換器があった。

〈発明が解決しようとする課題〉 しかし、このようなデジタル弐Ｆ／Ｖ変換器では、変換
信号の分解能は、Ｆ／Ｖ変換器を構成するゲートアレイ
内に形成できる周期計測用クロック発生器の周波数で制
約されてしまうため、十分な分解能が得られない、この
ため、再量子化ノイズによりモータから異音が発生した
り、演算時間が長くなって速度検出の遅れが増大し、速
度フィードバック制御ループの位相余裕を悪化させると
いう問題点があった。

ここで、再量子化ノイズは、Ｄ／Ａ変換器のデジタル入
力のＬＳＢのゆらぎである。このゆらぎがＤ／Ａ変換器
の出力段に接続されたパワーアンプで増幅されることに
よってモータから異音が出る。

本発明はこのような問題点を解決するためになされたも
のであり、クロック発生器自体のクロック周波数を高く
しなくても高分解能の変換信号が得られ、速度検出の遅
れ時間が低減された速度検出回路を実現することを目的
とする。

本願では前述したようなＦ／Ｖ変換器としての機能を有
する回路を速度検出回路とする。

く課題を解決するための手段〉 本発明は、 位相変調型のパルス信号となったエンコーダ出力から、
エンコーダの検出対象の移動速度を検出する速度検出回
路において、 Ｎ個のカウンタと、 これらＮ個のカウンタにＮ相クロックを与えてそれぞれ
のカウンタに３６０”／Ｎずつ位相をずらしたタイミン
グでカウントを行なわせるＮ相クロック発生回路と、 前記Ｎ個のカウンタのカウントを加算する加算器と、 前記パルス信号の立上がりでＮ（ｌ！ｌのカウンタをク
リアした後、Ｎ個のカウンタにパルス信号の周期をカウ
ントさせ、次のパルス信号の立上がりで前記加算器に加
算値をラッチさせる制御回路と、加算値とこの加算値か
ら算出した検出速度の値が対応して格納されていて、前
記ラッチした加算値をアドレスにして検出速度の値が読
み出されるメモリ、 を具備したことを特徴とする速度検出回路。

く作用〉 このような本発明では、位相のずれた多相タロツクと、
相数だけ設けたカウンタを用いてエンコーダ出力の周期
を計測し、計測周期をアドレスにしてＲＯＭに書き込ま
れた変換テーブルから検出速度の値を読み出すことによ
って速度を検出する。

〈実施例〉 以下、図面を用いて本発明を説明する。

第１図は本発明の一実施例の構成図である。

図で、１は回転速度の検出対象であるモータ、２はモー
タ１の回転を検出し、検出信号を位相変調型のパルス信
号で出力するエンコーダ、３．４はカウンタである。

５は２相クロツク発生回路であり、一定周波数のクロッ
クを発生するクロック発生器５１と、このクロックを２
分周して２相クロツクにするフリップ・フロップ５２か
らなる。

６は２台のカウンタ３と４のカウントを加算し加算結果
を保持する加算器である。

７はエンコーダ２の出力をもとにカウンタ３゜４のリセ
ット信号と加算器４のラッチ信号を発生する制御回路で
ある。

８は加算器６がラッチした加算値ｎから、ＶＥＬ＝　（
ａ／ｎ）−ｂ　　　　　　　　　　■なる式により求め
た検出速度ＶＥＬを出力する除算回路である。０式のａ
とｂは定数であり、モータの機種毎に異なる値をとる。

除算回路８としては、加算値ｎとこの加算値ｎから０式
を用いて求めた検出速度ＶＢＬの値を対応させた変換テ
ーブルを書き込んだＲＯＭを用いる。

９は除算回路８から読み出された検出速度ＶＥＬをデジ
タル・アナログ変換するＤ／Ａ変換器である。変換され
た信号が速度フィードバック信号となる。

このように構成した速度検出回路の動作を説明する。

第２図は速度検出回路の各信号のタイムチャートである
。

（ａ）図に示すエンコーダ出力が制御回路７に入力され
る。

制御回路７（よエンコーダ出力の立上がりで２つのカウ
ンタ３と４をクリアした後、計数を開始させる。

このとき、加算器６は２つのカウンタのカウントを加算
する。

やがて、エンコーダ出力の次の立上がりで、制御回路７
は加算器６に加算値をラッチさせる。これと同時に２つ
のカウンタをクリアし、次の計数を開始させる。

ここで、加算器６がラッチした加算値ｎを除算回路８に
入力し、演算を行って検出速度ＶＥＬに変換する。この
変換では、ラッチした加算値ｎをアドレスとして除算回
路であるＲＯＭに与えることにより検出速度ＶＥＬが読
み出される。

除算回路８の入出力関係を第３図に示す０図では除算回
路は１４ビツトのデータを扱う場合を例示していて、１
４ビツトの加算値のデータＡｇ。

Ａ１・・・Ａ１３をアドレスとして１４ビツトの検出速
度のデータＤ０．Ｄ、・・・Ｄ１３が読み出される。

読み出した検出遠度ＶＥＬをＤ／Ａ変換器９で変換する
ことにより検出速度のアナログ信号が得られる。この信
号が速度フィードバック信号になる。

なお、実施例では２個のカウンタと２相クロツクを用い
た場合について説明したが、Ｎ個のカウンタとＮ相クロ
ックを用いた構成（Ｎは３以上の整数）にしてもよい。

く効果〉 本発明によれば次の効果が得られる。

■位相のずれた多相クロックと、相数だけ設けたカウン
タを用いてエンコーダ出力の周期を計測しているため、
クロック発生器の発生クロックの周波数よりも実質的に
高い周波数のクロックで周期を計測できる。これによっ
て、クロック発生器自体のクロック周波数を高くしなく
ても高分解能の変換信号が得られる。

■エンコーダ出力の計測周期から検出速度を求める演算
は、ＲＯＭに書き込まれた変換テーブルを用いて行って
いるため、演算時間が短くなる。これによって、速度検
出の遅れが低減され、速度フィードバック制御ループの
位相余裕を改善できる。

また、ソフトウェアの負担が軽減される。

【図面の簡単な説明】

第１図は本発明の一実施例の楕戒図、第２図及び第３図
は第１図の回路の動作説明図である。 １・・・モータ、２・・・エンコーダ、３．４・・・カ
ウンタ、５・・・クロック発生回路、６・・・加算器、
７・・・制御回路、８・・・除算回路、９・・・Ｄ／Ａ
変換器。

Claims (1)

1. 【特許請求の範囲】 位相変調型のパルス信号となつたエンコーダ出力から、
   エンコーダの検出対象の移動速度を検出する速度検出回
   路において、 Ｎ個のカウンタと、 これらＮ個のカウンタにＮ相クロックを与えてそれぞれ
   のカウンタに３６０゜／Ｎずつ位相をずらしたタイミン
   グでカウントを行なわせるＮ相クロック発生回路と、 前記Ｎ個のカウンタのカウントを加算する加算器と、 前記パルス信号の立上がりでＮ個のカウンタをクリアし
   た後、Ｎ個のカウンタにパルス信号の周期をカウントさ
   せ、次のパルス信号の立上がりで前記加算器に加算値を
   ラッチさせる制御回路と、加算値とこの加算値から算出
   した検出速度の値が対応して格納されていて、前記ラッ
   チした加算値をアドレスにして検出速度の値が読み出さ
   れるメモリ、 を具備したことを特徴とする速度検出回路。