JPH0384631A - 情報処理装置及びその制御方法 - Google Patents
情報処理装置及びその制御方法Info
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- JPH0384631A JPH0384631A JP1222062A JP22206289A JPH0384631A JP H0384631 A JPH0384631 A JP H0384631A JP 1222062 A JP1222062 A JP 1222062A JP 22206289 A JP22206289 A JP 22206289A JP H0384631 A JPH0384631 A JP H0384631A
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- conditional branch
- address
- branch
- branch instruction
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3842—Speculative instruction execution
- G06F9/3846—Speculative instruction execution using static prediction, e.g. branch taken strategy
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- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、条件付き分岐命令を実行する中央処理装置に
関し、特に条件付き分岐命令の制御回路に関する。
関し、特に条件付き分岐命令の制御回路に関する。
昨今の中央処理装置では、高速化のために、命令の先取
り制御を採り入れている。更に、パイプライン方式を採
る事により、−命令の実行を複数個の処理に分解し、−
時に複数個の命令を処理して高速化を図っているものも
多い。しかし、条件付き分岐命令の実行に関しては、命
令の先取りゃ、パイプライン方式がその効果を発揮しな
いことがある。なぜなら、条件付き分岐命令を先取りし
、更に分岐先又は分岐しない場合の命令を先取りしてパ
イプラインを実行しても、条件付き分岐命令の条件が前
の命令の実行結果によって決定する場合には、条件付き
分岐命令の後で処理した結果が態動になることがあるた
めである。
り制御を採り入れている。更に、パイプライン方式を採
る事により、−命令の実行を複数個の処理に分解し、−
時に複数個の命令を処理して高速化を図っているものも
多い。しかし、条件付き分岐命令の実行に関しては、命
令の先取りゃ、パイプライン方式がその効果を発揮しな
いことがある。なぜなら、条件付き分岐命令を先取りし
、更に分岐先又は分岐しない場合の命令を先取りしてパ
イプラインを実行しても、条件付き分岐命令の条件が前
の命令の実行結果によって決定する場合には、条件付き
分岐命令の後で処理した結果が態動になることがあるた
めである。
第４図と、第５図、第６図を使用して、従来の条件付き
分岐命令制御回路を説明する。第４図は、条件付き分岐
命令を実行する中央処理装置の機能ブロック図である。
分岐命令制御回路を説明する。第４図は、条件付き分岐
命令を実行する中央処理装置の機能ブロック図である。
まず、条件付き分岐命令以外の命令の実行を説明する。
ＢＩＵ３１３（以降、ＢＩＵと略す）は中央処理装置と
主記憶のインタフェースを制御し、主記憶に対してバス
サイクルを起動し、内部データバス３０２を介して、Ｐ
ＦＵ３１５に命令を転送する。ＰＦＵ３１５（以降ＰＦ
Ｕと略す）は命令を先取り、及び蓄積しながらＩＤＵ３
２１に対して、命令を供給する。ＩＤＵ３２１ （以降
ＩＤＵと略す）は命令をデコードすると、ＥＸＵ ３２
０に対して命令の実行情報を転送し、ＥＡＧ３２６に対
してはその命令のオペランドのアドレス生成情報を５転
送する。ＥＡＧ３２６（以降ＥＡＧと略す）はアドレス
生成情報をもとにオペランド・アドレスを計算し、その
アドレスを連想メモ！Ｊ３１４とＢＩＵに転送する。連
想メモ！Ｊ３１４ （以降連想メモリと略す）はＥＡＧ
から供給されたアドレスが以前に登録されたものであれ
ば、その内容（オペランド・データ）をＢＩＵに転送す
ると同時に、そのことをＨＩＴ３１２（以降ＨＩＴと略
す）をアクティブにして通知する。
主記憶のインタフェースを制御し、主記憶に対してバス
サイクルを起動し、内部データバス３０２を介して、Ｐ
ＦＵ３１５に命令を転送する。ＰＦＵ３１５（以降ＰＦ
Ｕと略す）は命令を先取り、及び蓄積しながらＩＤＵ３
２１に対して、命令を供給する。ＩＤＵ３２１ （以降
ＩＤＵと略す）は命令をデコードすると、ＥＸＵ ３２
０に対して命令の実行情報を転送し、ＥＡＧ３２６に対
してはその命令のオペランドのアドレス生成情報を５転
送する。ＥＡＧ３２６（以降ＥＡＧと略す）はアドレス
生成情報をもとにオペランド・アドレスを計算し、その
アドレスを連想メモ！Ｊ３１４とＢＩＵに転送する。連
想メモ！Ｊ３１４ （以降連想メモリと略す）はＥＡＧ
から供給されたアドレスが以前に登録されたものであれ
ば、その内容（オペランド・データ）をＢＩＵに転送す
ると同時に、そのことをＨＩＴ３１２（以降ＨＩＴと略
す）をアクティブにして通知する。
又、オペランド・データが連想メモリに、登録されてい
なかった場合には、ＨＩＴをインアクティブにしてＢＩ
Ｕに通知する。ＢＩＵはＨＩＴによって連想メモリにオ
ペランドが登録されていないことを知ると外部アドレス
端子Ａ ｂｕｓ ３０７を駆動して主記憶に対してバ
スサイクルを起動する。ＢＩＵは外部データ端子Ｄ−ｂ
ｕｓ３０８を介して主記憶からデータを入力し、連想メ
モリに登録する。また、ＢＩＵは連想メモリ又は主記憶
から入力したデータをオペランドバス３０３を介してＥ
ＸＵに転送す′ると同時に、オペランドが揃っているこ
とを０ＰＲＢＳＹ３０６によってＥＸＵに通知する。Ｅ
ＸＵはオペランドを使って命令を実行し、実行結果をオ
ペランドバス３０３に出力し内部レジスタ、またはメモ
リに格納する。メモリに格納する場合には、そのことを
○ＰＷＷＲ３０４でＢＩＵに通知する。この場合ＢＩｔ
Ｊは、主記憶に対してライトのバスサイクルを起動し、
Ｄ−ｂｕｓ３０８にライトデータを出力して実行を終了
し次の命令の実行を開始する。
なかった場合には、ＨＩＴをインアクティブにしてＢＩ
Ｕに通知する。ＢＩＵはＨＩＴによって連想メモリにオ
ペランドが登録されていないことを知ると外部アドレス
端子Ａ ｂｕｓ ３０７を駆動して主記憶に対してバ
スサイクルを起動する。ＢＩＵは外部データ端子Ｄ−ｂ
ｕｓ３０８を介して主記憶からデータを入力し、連想メ
モリに登録する。また、ＢＩＵは連想メモリ又は主記憶
から入力したデータをオペランドバス３０３を介してＥ
ＸＵに転送す′ると同時に、オペランドが揃っているこ
とを０ＰＲＢＳＹ３０６によってＥＸＵに通知する。Ｅ
ＸＵはオペランドを使って命令を実行し、実行結果をオ
ペランドバス３０３に出力し内部レジスタ、またはメモ
リに格納する。メモリに格納する場合には、そのことを
○ＰＷＷＲ３０４でＢＩＵに通知する。この場合ＢＩｔ
Ｊは、主記憶に対してライトのバスサイクルを起動し、
Ｄ−ｂｕｓ３０８にライトデータを出力して実行を終了
し次の命令の実行を開始する。
条件付き分岐命令を実行する場合には、ＰＦＵには、分
岐先、又は分岐しない場合の次の命令が蓄積されている
。ＩＤＵは条件付き分岐命令をデコードした後、ＰＦＵ
から転送される後続の命令をデコードする。後続の命令
がメモリ・オペランドを持つ場合には、ＩＤＵはＥＡＧ
に対してアドレス生成情報を転送する。ところが、条件
付き分岐命令の前の命令の実行が終了しておらず、分岐
条件が前の命令の実行結果に依存している場合には、こ
のアドレスは実際には実行しない可能性がある。ＥＡＧ
で計算されるオペランド・アドレスは、最終的にはオペ
ランド・データとしてＢＩＵに蓄積されるため、もしこ
のオペランド・アドレスを実行しなかった場合には余分
なデータがＥＩＵに残ってしまい、分岐命令の後の命令
で誤ったオペランドを実行してしまう。従来、この問題
を解決するため次の制御を行なっていた。ＭＣＵ３２２
が、ＥＸＵからの実行フラグ類３１８と、ＩＤＵのデコ
ードした条件付き分岐命令の分岐条件情報３１９とを照
合して、命令の実行タイミング３２４の状態により、こ
れから計算するオペランド・アドレスが分岐条件の確定
する前のアドレスであることをＥＡＧに通知し、この信
号（ＰＲＤＩ、３２３）をＥＡＧはオペランドアドレス
と同じタイミングでＰＲＤ２，３０９として、ＢＩＵに
出力する。
岐先、又は分岐しない場合の次の命令が蓄積されている
。ＩＤＵは条件付き分岐命令をデコードした後、ＰＦＵ
から転送される後続の命令をデコードする。後続の命令
がメモリ・オペランドを持つ場合には、ＩＤＵはＥＡＧ
に対してアドレス生成情報を転送する。ところが、条件
付き分岐命令の前の命令の実行が終了しておらず、分岐
条件が前の命令の実行結果に依存している場合には、こ
のアドレスは実際には実行しない可能性がある。ＥＡＧ
で計算されるオペランド・アドレスは、最終的にはオペ
ランド・データとしてＢＩＵに蓄積されるため、もしこ
のオペランド・アドレスを実行しなかった場合には余分
なデータがＥＩＵに残ってしまい、分岐命令の後の命令
で誤ったオペランドを実行してしまう。従来、この問題
を解決するため次の制御を行なっていた。ＭＣＵ３２２
が、ＥＸＵからの実行フラグ類３１８と、ＩＤＵのデコ
ードした条件付き分岐命令の分岐条件情報３１９とを照
合して、命令の実行タイミング３２４の状態により、こ
れから計算するオペランド・アドレスが分岐条件の確定
する前のアドレスであることをＥＡＧに通知し、この信
号（ＰＲＤＩ、３２３）をＥＡＧはオペランドアドレス
と同じタイミングでＰＲＤ２，３０９として、ＢＩＵに
出力する。
また、ＭＣＵ３２２は分岐命令の前の実行終了後、分岐
命令の後でデコードした命令を実行しないことを示す信
号ＶＣＡＮ３１１を生成し、ＢＩＵに出力する。
命令の後でデコードした命令を実行しないことを示す信
号ＶＣＡＮ３１１を生成し、ＢＩＵに出力する。
その後のＢＩＵの動作は、ＢＩＵの内部ブロック図であ
る第５図を使用して説明する。ＢＩＵの内部ブロック図
の中で、前記オペランドアドレスが実行されない場合に
影響を受けるのは、○ＰＲＢＳＹ４０６である。そのた
め、ＶＣＡＮ４１１によって、この信号を初期化する。
る第５図を使用して説明する。ＢＩＵの内部ブロック図
の中で、前記オペランドアドレスが実行されない場合に
影響を受けるのは、○ＰＲＢＳＹ４０６である。そのた
め、ＶＣＡＮ４１１によって、この信号を初期化する。
また、オペランドが連想メモリに登録されていなかった
場合には、通常４１７をセットして、これを外部アクセ
ス要求としてバスサイクルを起動スる。パスサイクルを
起動する場合には、タイミング制御回路によりアドレス
・ラッチ４１３と、データ・ラッチ４１４を制御して、
主記憶をアクセスする。なんらかの理由によりＶＣＡＮ
４１１が出力された時点で、４１７がセットしていてバ
スサイクルが起動していない場合には、４１７をクリア
してアクセス自身をクリアする。
場合には、通常４１７をセットして、これを外部アクセ
ス要求としてバスサイクルを起動スる。パスサイクルを
起動する場合には、タイミング制御回路によりアドレス
・ラッチ４１３と、データ・ラッチ４１４を制御して、
主記憶をアクセスする。なんらかの理由によりＶＣＡＮ
４１１が出力された時点で、４１７がセットしていてバ
スサイクルが起動していない場合には、４１７をクリア
してアクセス自身をクリアする。
第６図に上記条件付き分岐命令実行時のタイミングチャ
ートを示す。■は■の条件付き分岐命令の分岐条件を決
定する演算命令の実行状態、■は条件付き分岐命令の実
行状態、■は条件付き分岐命令の次の命令（分岐しない
場合に次に実行する命令）の実行状態、■は条件付き分
岐命令の分岐先の命令の実行状態を示す。特に、ここで
示すタイミングチャートは、■の条件付き分岐命令が分
岐して■のオペランドアドレスが連想メモリに登録され
ていない場合のものである。各命令は矢印の順序に、各
パイプライン・ステージで処理される。
ートを示す。■は■の条件付き分岐命令の分岐条件を決
定する演算命令の実行状態、■は条件付き分岐命令の実
行状態、■は条件付き分岐命令の次の命令（分岐しない
場合に次に実行する命令）の実行状態、■は条件付き分
岐命令の分岐先の命令の実行状態を示す。特に、ここで
示すタイミングチャートは、■の条件付き分岐命令が分
岐して■のオペランドアドレスが連想メモリに登録され
ていない場合のものである。各命令は矢印の順序に、各
パイプライン・ステージで処理される。
第６図で示すように、■の条件付き分岐命令が分岐して
■のオペランドアドレスが連想メモリに登録されていな
い場合には、■の連想メモリの入れ替え処理が終了する
まで■の分岐先の命令が連想メモリ、ＢＩＵのパイプラ
イン・ステージで停止してしまう。
■のオペランドアドレスが連想メモリに登録されていな
い場合には、■の連想メモリの入れ替え処理が終了する
まで■の分岐先の命令が連想メモリ、ＢＩＵのパイプラ
イン・ステージで停止してしまう。
上記のようにオペランドアクセスが無効となる場合でも
、連想メモリへのアクセス自身は、主記憶へのアクセス
に比較して高速であり、後の命令を実行するための回復
に時間を要しない。しかし、■のようにオペランドが連
想メモリに登録されていなかった場合には、主記憶に対
するバスサイクルを起動すると、実行しないオペランド
であるのにもかかわらず、低速な主記憶へのアクセスの
ために余分な時間を必要とし、本来、条件付き分岐命令
の後で実行すべき命令の実行を遅らせる可能性が大きい
。また、−殻内に連想メモリのブロックサイズは外部デ
ータ端子のバス幅よりも大きい場合が多く、連想メモリ
を入れ替えるためには、複数回のバスサイクルを必要と
し、そのオーバーヘッドは大きい。
、連想メモリへのアクセス自身は、主記憶へのアクセス
に比較して高速であり、後の命令を実行するための回復
に時間を要しない。しかし、■のようにオペランドが連
想メモリに登録されていなかった場合には、主記憶に対
するバスサイクルを起動すると、実行しないオペランド
であるのにもかかわらず、低速な主記憶へのアクセスの
ために余分な時間を必要とし、本来、条件付き分岐命令
の後で実行すべき命令の実行を遅らせる可能性が大きい
。また、−殻内に連想メモリのブロックサイズは外部デ
ータ端子のバス幅よりも大きい場合が多く、連想メモリ
を入れ替えるためには、複数回のバスサイクルを必要と
し、そのオーバーヘッドは大きい。
本発明による情報処理装置は、条件付き分岐命令をデコ
ードし、前記条件付き分岐命令の分岐条件が確定する前
に、分岐命令に続いてフェッチする命令をデコードし、
前記命令のオペランドアドレスを計算し、前記オペラン
ドアドレスが分岐条件が確定する前に生成したアドレス
であることを通知する第１の手段と、前記条件付き分岐
命令の分岐条件が確定後、分岐命令の後にデコードした
命令を実行するか、しないかを通知する第２の手段と、
前記オペランドアドレスでアクセスする連想メモリと、
前記連想メモリの入れ替えを行なう制御回路と、前記第
１の手段と第２の手段で制御し連想メモリの入れ替えを
保留する制御回路とを有する。
ードし、前記条件付き分岐命令の分岐条件が確定する前
に、分岐命令に続いてフェッチする命令をデコードし、
前記命令のオペランドアドレスを計算し、前記オペラン
ドアドレスが分岐条件が確定する前に生成したアドレス
であることを通知する第１の手段と、前記条件付き分岐
命令の分岐条件が確定後、分岐命令の後にデコードした
命令を実行するか、しないかを通知する第２の手段と、
前記オペランドアドレスでアクセスする連想メモリと、
前記連想メモリの入れ替えを行なう制御回路と、前記第
１の手段と第２の手段で制御し連想メモリの入れ替えを
保留する制御回路とを有する。
第１図と第２図と第３図に本発明の一実施例の条件付き
分岐命令制御回路を有する中央処理装置の機能ブロック
図を示す。第１図のＰＲＤＩ。
分岐命令制御回路を有する中央処理装置の機能ブロック
図を示す。第１図のＰＲＤＩ。
１２３とＰＲＤ２，１０９は本実施例での第１の手段で
あり、ＶＣＡＮＩ １１とＵＣＡＮ１２７は本実施例で
の第２の手段、１１４は連想メモリ、第１図のＢＩＵ１
１３と、その内部ブロック図である第２図の２１７，２
１８が連想メモリの入れ替えを行なう制御回路、２１９
が前記第１の手段と第２の手段で制御し、連想メモリの
入れ替えを保留する制御回路である。条件付き分岐命令
以外の制御は、従来例と同じなので省略する。条件付き
分岐命令を実行する場合には、ＰＦＵ１１５（以降ＰＦ
Ｕと略す）には、分岐先、又は分岐しない場合の次の命
令が蓄積されている。ＩＤＵ１２１（以降ＩＤＵと略す
）は条件付き分岐命令をデコードした後、後続の命令を
デコードする。後続の命令がメモリ・オペランドを持つ
場合には、よりＵはＥＡＧ１２６（以降ＥＡＧと略す）
に対してアドレス生成情報１２５を転送する。ところが
、条件付き分岐命令の前の命令の実行が終了しておらず
、分岐条件が前の命令の実行結果に依存している場合に
は、このアドレスは実際には実行しない可能性がある。
あり、ＶＣＡＮＩ １１とＵＣＡＮ１２７は本実施例で
の第２の手段、１１４は連想メモリ、第１図のＢＩＵ１
１３と、その内部ブロック図である第２図の２１７，２
１８が連想メモリの入れ替えを行なう制御回路、２１９
が前記第１の手段と第２の手段で制御し、連想メモリの
入れ替えを保留する制御回路である。条件付き分岐命令
以外の制御は、従来例と同じなので省略する。条件付き
分岐命令を実行する場合には、ＰＦＵ１１５（以降ＰＦ
Ｕと略す）には、分岐先、又は分岐しない場合の次の命
令が蓄積されている。ＩＤＵ１２１（以降ＩＤＵと略す
）は条件付き分岐命令をデコードした後、後続の命令を
デコードする。後続の命令がメモリ・オペランドを持つ
場合には、よりＵはＥＡＧ１２６（以降ＥＡＧと略す）
に対してアドレス生成情報１２５を転送する。ところが
、条件付き分岐命令の前の命令の実行が終了しておらず
、分岐条件が前の命令の実行結果に依存している場合に
は、このアドレスは実際には実行しない可能性がある。
ＥＡＧで計算されるオペランド・アドレスは、最終的に
はオペランド・データとしてＢＩＵ１１３（以降ＢＩＵ
と略す）に蓄積されるため、もしこのオペランド・アド
レスを実行しなかった場合には余分なデータがＢＩＵに
残ってしまい、分岐命令の後の命令で誤ったオペランド
を実行してしまう。このため、ＭＣＵ１２２が、ＥＸＵ
からの実行フラグ類１１８と、ＩＤＵのデコードした条
件付き分岐命令の分岐条件情報１１９とを照合して、命
令の実行タイミング１２４の状態により、これから計算
するオペランド・アドレスが分岐条件の確定する前のア
ドレスであることをＥＡＧに通知し、この信号（ＰＲＤ
Ｉ、１２３）をＥＡＧはオペランドアドレスと同じタイ
ミングでＰＲＤ、１０９として、ＢＩＵに出力する。ま
た、ＭＣＵ １２２は分岐命令の前の命令の実行終了後
、分岐命令の後にデコードした命令を実行しないことを
示す信号ＶＣＡＮＩ １１と、分岐命令の後にデコード
した命令を実行することを示す信号ＵＣＡＮ１２７を生
成し、ＢＩＵに出力する。
はオペランド・データとしてＢＩＵ１１３（以降ＢＩＵ
と略す）に蓄積されるため、もしこのオペランド・アド
レスを実行しなかった場合には余分なデータがＢＩＵに
残ってしまい、分岐命令の後の命令で誤ったオペランド
を実行してしまう。このため、ＭＣＵ１２２が、ＥＸＵ
からの実行フラグ類１１８と、ＩＤＵのデコードした条
件付き分岐命令の分岐条件情報１１９とを照合して、命
令の実行タイミング１２４の状態により、これから計算
するオペランド・アドレスが分岐条件の確定する前のア
ドレスであることをＥＡＧに通知し、この信号（ＰＲＤ
Ｉ、１２３）をＥＡＧはオペランドアドレスと同じタイ
ミングでＰＲＤ、１０９として、ＢＩＵに出力する。ま
た、ＭＣＵ １２２は分岐命令の前の命令の実行終了後
、分岐命令の後にデコードした命令を実行しないことを
示す信号ＶＣＡＮＩ １１と、分岐命令の後にデコード
した命令を実行することを示す信号ＵＣＡＮ１２７を生
成し、ＢＩＵに出力する。
その後のＢＩＵの動作は、ＥＩＵの内部ブロック図であ
る第２図を使用して説明する。ＢＩＵの内部ブロック図
の中で前記オペランドアドレスが実行されない場合に影
響を受けるのは、０ＰＲＢＳＹ２０６である。そのため
、ＶＣＡＮ２１１によって、この信号を初期化する。ま
た、オペランドが連想メモリに登録されていなかった場
合には、通常２１７をセットして、これを外部アクセス
要求としてバスサイクルを起動する。但し、このフラグ
２１７がセットした時点で、分岐条件が確定していない
場合には、アクセス保留信号２１９をセットしてバスサ
イクルの起動を保留する。
る第２図を使用して説明する。ＢＩＵの内部ブロック図
の中で前記オペランドアドレスが実行されない場合に影
響を受けるのは、０ＰＲＢＳＹ２０６である。そのため
、ＶＣＡＮ２１１によって、この信号を初期化する。ま
た、オペランドが連想メモリに登録されていなかった場
合には、通常２１７をセットして、これを外部アクセス
要求としてバスサイクルを起動する。但し、このフラグ
２１７がセットした時点で、分岐条件が確定していない
場合には、アクセス保留信号２１９をセットしてバスサ
イクルの起動を保留する。
やがて、分岐条件が確定し、前記オペランドアドレスを
実行する場合には、ＵＣＡＮ２２７がアクティブになり
、アクセス保留信号２１９が初期化され、２１７の状態
により、連想メモリの入れ替えのためのバスサイクルを
起動する。前記オペランドアドレスが実行されない場合
には、ＶＣＡＮ２１１が出力された時点で、２１７，２
１９がクリアされるため、連想メモリのアクセスは一切
行なわない。
実行する場合には、ＵＣＡＮ２２７がアクティブになり
、アクセス保留信号２１９が初期化され、２１７の状態
により、連想メモリの入れ替えのためのバスサイクルを
起動する。前記オペランドアドレスが実行されない場合
には、ＶＣＡＮ２１１が出力された時点で、２１７，２
１９がクリアされるため、連想メモリのアクセスは一切
行なわない。
第３図に上記条件付き分岐命令実行時のタイミングチャ
ートを示す。■は■の条件付き分岐命令の分岐条件を決
定する演算命令の実行状態、■は条件付き分岐命令の実
行状態、■は条件付き分岐命令の次の命令（分岐しない
場合に次に実行する命令）の実行状態、■は条件付き分
岐命令の分岐先の命令の実行状態を示す。特に、ここで
示すタイミングチャートは、■の条件付き分岐命令が分
岐して■のオペランドアドレスが連想メモリに登録され
ていない場合のものである。各命令は矢印の順序に、各
パイプライン・ステージで処理される。
ートを示す。■は■の条件付き分岐命令の分岐条件を決
定する演算命令の実行状態、■は条件付き分岐命令の実
行状態、■は条件付き分岐命令の次の命令（分岐しない
場合に次に実行する命令）の実行状態、■は条件付き分
岐命令の分岐先の命令の実行状態を示す。特に、ここで
示すタイミングチャートは、■の条件付き分岐命令が分
岐して■のオペランドアドレスが連想メモリに登録され
ていない場合のものである。各命令は矢印の順序に、各
パイプライン・ステージで処理される。
このように、■の条件付き分岐命令が分岐して■のオペ
ランドアドレスが連想メモリに登録されていない場合に
も、■の連想メモリの入れ替え処理を保留することによ
り、■の分岐先の命令が連想メモリ、ＢＩＵのパイプラ
イン・ステージで停止することがなくなった。
ランドアドレスが連想メモリに登録されていない場合に
も、■の連想メモリの入れ替え処理を保留することによ
り、■の分岐先の命令が連想メモリ、ＢＩＵのパイプラ
イン・ステージで停止することがなくなった。
ここで説明した、連想メモリは主記憶のコピーを持つ一
般的にキャッシュ・メモリと呼ばれるものであるが、仮
想記憶管理の場合には仮想アドレスと物理アドレスの対
を持つ記憶装置についても同様に条件付き分岐命令制御
回路を適用できる。
般的にキャッシュ・メモリと呼ばれるものであるが、仮
想記憶管理の場合には仮想アドレスと物理アドレスの対
を持つ記憶装置についても同様に条件付き分岐命令制御
回路を適用できる。
以上説明したように、条件付き分岐命令の分岐条件が確
定する前に連想メモリをアクセスするアドレスが、連想
メモリに登録されていない場合には、条件が確定するま
で連想メモリの入替えを保留することにより、主記憶に
対する余分なアクセス時間がなくなり、条件付き分岐命
令の後の命令の実行を遅らせることはなくなった。また
、本発明が解決しようとする問題点に対して、条件付き
分岐命令の分岐条件が確定するまでの期間中、命令デコ
ードや、アドレス計算といったパイプラインの上流で処
理を停止させる解決手段を採る場合に比較して、連想メ
モリの入れ替え時点というパイプラインの下流で処理を
停止させることにより、条件付き分岐命令の分岐条件が
確定するまでの期間もパイプラインの上流が処理を停止
させることなく、条件付き分岐命令以降の命令を実行で
きるため、オペランドが無効にならない場合や、連想メ
モリに登録されている場合の処理が高速である点で効果
が大きい。
定する前に連想メモリをアクセスするアドレスが、連想
メモリに登録されていない場合には、条件が確定するま
で連想メモリの入替えを保留することにより、主記憶に
対する余分なアクセス時間がなくなり、条件付き分岐命
令の後の命令の実行を遅らせることはなくなった。また
、本発明が解決しようとする問題点に対して、条件付き
分岐命令の分岐条件が確定するまでの期間中、命令デコ
ードや、アドレス計算といったパイプラインの上流で処
理を停止させる解決手段を採る場合に比較して、連想メ
モリの入れ替え時点というパイプラインの下流で処理を
停止させることにより、条件付き分岐命令の分岐条件が
確定するまでの期間もパイプラインの上流が処理を停止
させることなく、条件付き分岐命令以降の命令を実行で
きるため、オペランドが無効にならない場合や、連想メ
モリに登録されている場合の処理が高速である点で効果
が大きい。
第１図は、本発明の条件付き分岐命令制御回路を有する
中央処理装置の一実施例を示すブロック図、第２図は第
１図に示すＢＩＵ１１３の一例を示すブロック図、第３
図は本実施例のタイミングチャート図、第４図は従来の
条件付き分岐命令を実行する中央処理装置のブロック図
、第５図は第４図のＢＩＵ３１３のブロック図、第６図
は第４図、第５図のタイミングチャート図である。 １０１・・・・・・内部アドレス・バス、１０２・・・
・・・内部テーク・バス、１０３・・・・・・オペラン
ド・バス、１０４・・・・・・０ＰＲＲＤ、ＥＸＵ１２
０がメモリオペランドをＢＩＵＩ １３から読み出す信
号、１０５・・・・・・０ＰＷＷＲ，ＥＸＵｌ ２０が
メモリオペランドをＢＩＵ１１３へ書込む信号、１０６
・・・・・・ｏＰＲＢＳＹ、ＢＩＵＩ １３にメモリオ
ペランドが在ることを示す信号、１０７・・・・・・Ａ
−ｂｕｓ、外部アドレス端子、１０８・・・・・・Ｄ−
ｂｕｓ、外部データ端子、１０９・・・・・・ＰＲＤ２
．ＰＲＤＩ （１２３）をアドレス転送に同期をとった
信号、１１０・・・・・・ＡＳＴＢ、内部アドレス転送
タイミング信号、１１１・・・・・・ＶＣＡＮ、条件付
き分岐命令の分岐条件確定後、分岐命令の後にデコード
した命令を実行しないことを示す、１１２・・・・・・
ＨＩＴ、入力アドレスに対して連想メモリが登録されて
いたことを示す、１１３・・・・・・ＢＩＵ、中央処理
装置の１ユニツト。 バス・インタフェース・ユニッ）、１１４・・・・・・
連想メモリ、１１５・・・・・・ＰＦＵ、中央処理装置
の１ユニツト。先取り命令蓄積・ユニット、１１６・・
・・・・命令供給バス、１１７・・・・・・命令実行情
報、１１８・・・・・・実行フラグ類。条件分岐命令の
条件フラグ類、１１９・・・・・・分岐条件情報６条件
分岐命令の条件の種類を示す、１２０・・・・・・ＥＸ
Ｕ、中央処理装置の１ユニツト。命令実行・ユニット、
１２１・・・・・・よりＵ、中央処理装置の１ユニツト
。命令デコード・ユニット、１２２・・・・・・ＭＣＵ
、ＶＣＡＮＩ Ｉ Ｉ。 ＵＣＡＮ１２７の生成回路、１２３・・・・・・ＰＲＤ
１ 。 これから計算するオペランド・アドレスが分岐条件の確
定する前のアドレスであることを示す信号、１２４・・
・・・・実行タイミング信号、１２５・・・・・・アド
レス生成情報、１２Ｂ・・・・・・ＥＡＧ、中央処理装
置の１ユニツト。実行アドレス生皮・ユニット、１２７
・・・・・・ＵＣＡＮ、条件付き分岐命令の分岐条件確
定後、分岐命令の後にデコードした命令を実行すること
を示す。
中央処理装置の一実施例を示すブロック図、第２図は第
１図に示すＢＩＵ１１３の一例を示すブロック図、第３
図は本実施例のタイミングチャート図、第４図は従来の
条件付き分岐命令を実行する中央処理装置のブロック図
、第５図は第４図のＢＩＵ３１３のブロック図、第６図
は第４図、第５図のタイミングチャート図である。 １０１・・・・・・内部アドレス・バス、１０２・・・
・・・内部テーク・バス、１０３・・・・・・オペラン
ド・バス、１０４・・・・・・０ＰＲＲＤ、ＥＸＵ１２
０がメモリオペランドをＢＩＵＩ １３から読み出す信
号、１０５・・・・・・０ＰＷＷＲ，ＥＸＵｌ ２０が
メモリオペランドをＢＩＵ１１３へ書込む信号、１０６
・・・・・・ｏＰＲＢＳＹ、ＢＩＵＩ １３にメモリオ
ペランドが在ることを示す信号、１０７・・・・・・Ａ
−ｂｕｓ、外部アドレス端子、１０８・・・・・・Ｄ−
ｂｕｓ、外部データ端子、１０９・・・・・・ＰＲＤ２
．ＰＲＤＩ （１２３）をアドレス転送に同期をとった
信号、１１０・・・・・・ＡＳＴＢ、内部アドレス転送
タイミング信号、１１１・・・・・・ＶＣＡＮ、条件付
き分岐命令の分岐条件確定後、分岐命令の後にデコード
した命令を実行しないことを示す、１１２・・・・・・
ＨＩＴ、入力アドレスに対して連想メモリが登録されて
いたことを示す、１１３・・・・・・ＢＩＵ、中央処理
装置の１ユニツト。 バス・インタフェース・ユニッ）、１１４・・・・・・
連想メモリ、１１５・・・・・・ＰＦＵ、中央処理装置
の１ユニツト。先取り命令蓄積・ユニット、１１６・・
・・・・命令供給バス、１１７・・・・・・命令実行情
報、１１８・・・・・・実行フラグ類。条件分岐命令の
条件フラグ類、１１９・・・・・・分岐条件情報６条件
分岐命令の条件の種類を示す、１２０・・・・・・ＥＸ
Ｕ、中央処理装置の１ユニツト。命令実行・ユニット、
１２１・・・・・・よりＵ、中央処理装置の１ユニツト
。命令デコード・ユニット、１２２・・・・・・ＭＣＵ
、ＶＣＡＮＩ Ｉ Ｉ。 ＵＣＡＮ１２７の生成回路、１２３・・・・・・ＰＲＤ
１ 。 これから計算するオペランド・アドレスが分岐条件の確
定する前のアドレスであることを示す信号、１２４・・
・・・・実行タイミング信号、１２５・・・・・・アド
レス生成情報、１２Ｂ・・・・・・ＥＡＧ、中央処理装
置の１ユニツト。実行アドレス生皮・ユニット、１２７
・・・・・・ＵＣＡＮ、条件付き分岐命令の分岐条件確
定後、分岐命令の後にデコードした命令を実行すること
を示す。
Claims (1)
- 条件付き分岐命令をデコードし、前記条件付き分岐命
令の分岐条件が確定する前に、分岐命令に続いてフェッ
チする命令をデコードし、前記命令のオペランドアドレ
スを計算し、前記オペランドアドレスが分岐条件が確定
する前に生成したアドレスであることを通知する第１の
手段と、前記条件付き分岐命令の分岐条件が確定後、分
岐命令の後にデコードした命令を実行するか、しないか
を通知する第２の手段と、前記オペランドアドレスでア
クセスする連想メモリと、前記連想メモリの入れ替えを
行なう制御回路と、前記第１の手段と第２の手段で制御
し前記連想メモリの入れ替えを保留する制御回路を有す
ることを特徴とする情報処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1222062A JP2680899B2 (ja) | 1989-08-28 | 1989-08-28 | 情報処理装置及びその制御方法 |
| EP19900116487 EP0415351A3 (en) | 1989-08-28 | 1990-08-28 | Data processor for processing instruction after conditional branch instruction at high speed |
| US08/220,936 US5421026A (en) | 1989-08-28 | 1994-03-31 | Data processor for processing instruction after conditional branch instruction at high speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1222062A JP2680899B2 (ja) | 1989-08-28 | 1989-08-28 | 情報処理装置及びその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0384631A true JPH0384631A (ja) | 1991-04-10 |
| JP2680899B2 JP2680899B2 (ja) | 1997-11-19 |
Family
ID=16776514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1222062A Expired - Fee Related JP2680899B2 (ja) | 1989-08-28 | 1989-08-28 | 情報処理装置及びその制御方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5421026A (ja) |
| EP (1) | EP0415351A3 (ja) |
| JP (1) | JP2680899B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002244925A (ja) * | 2001-02-19 | 2002-08-30 | Sony Corp | 半導体回路およびデータ処理方法 |
| US8141057B2 (en) | 2001-02-16 | 2012-03-20 | Sony Corporation | Data processing apparatus and associated method |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2536726B2 (ja) * | 1993-07-07 | 1996-09-18 | 日本電気株式会社 | マイクロプロセッサ |
| US5584009A (en) * | 1993-10-18 | 1996-12-10 | Cyrix Corporation | System and method of retiring store data from a write buffer |
| US5659722A (en) * | 1994-04-28 | 1997-08-19 | International Business Machines Corporation | Multiple condition code branching system in a multi-processor environment |
| JP3150611B2 (ja) * | 1996-03-29 | 2001-03-26 | 株式会社東芝 | パターン発生装置 |
| US7647486B2 (en) | 2006-05-02 | 2010-01-12 | Atmel Corporation | Method and system having instructions with different execution times in different modes, including a selected execution time different from default execution times in a first mode and a random execution time in a second mode |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4613935A (en) * | 1983-02-02 | 1986-09-23 | Couleur John F | Method and apparatus for pipe line processing with a single arithmetic logic unit |
| EP0159712B1 (en) * | 1984-04-27 | 1991-01-30 | Bull HN Information Systems Inc. | Control means in a digital computer |
| US4742451A (en) * | 1984-05-21 | 1988-05-03 | Digital Equipment Corporation | Instruction prefetch system for conditional branch instruction for central processor unit |
| JPH0769818B2 (ja) * | 1984-10-31 | 1995-07-31 | 株式会社日立製作所 | デ−タ処理装置 |
| CA1250667A (en) * | 1985-04-15 | 1989-02-28 | Larry D. Larsen | Branch control in a three phase pipelined signal processor |
| US4991080A (en) * | 1986-03-13 | 1991-02-05 | International Business Machines Corporation | Pipeline processing apparatus for executing instructions in three streams, including branch stream pre-execution processor for pre-executing conditional branch instructions |
| JPS63245525A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | マイクロプログラム処理装置 |
| US4942520A (en) * | 1987-07-31 | 1990-07-17 | Prime Computer, Inc. | Method and apparatus for indexing, accessing and updating a memory |
| JPH0766324B2 (ja) * | 1988-03-18 | 1995-07-19 | 三菱電機株式会社 | データ処理装置 |
-
1989
- 1989-08-28 JP JP1222062A patent/JP2680899B2/ja not_active Expired - Fee Related
-
1990
- 1990-08-28 EP EP19900116487 patent/EP0415351A3/en not_active Withdrawn
-
1994
- 1994-03-31 US US08/220,936 patent/US5421026A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8141057B2 (en) | 2001-02-16 | 2012-03-20 | Sony Corporation | Data processing apparatus and associated method |
| JP2002244925A (ja) * | 2001-02-19 | 2002-08-30 | Sony Corp | 半導体回路およびデータ処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0415351A2 (en) | 1991-03-06 |
| JP2680899B2 (ja) | 1997-11-19 |
| US5421026A (en) | 1995-05-30 |
| EP0415351A3 (en) | 1992-03-18 |
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|---|---|---|---|
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