JPH0384965A - Ｔｆｔメモリアレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＴＦＴメモリアレイに関するものである。

〔従来の技術〕

最近、メモリ素子をＴＦＴ　（薄膜トランジスタ）で構
成したＴＦＴメモリアレイが考えられている。

第９図および第１０図は従来のＴＦＴメモリアレイを示
したもので、図中１はガラス等からなる絶縁基板であり
、この基板１上には複数本のゲートライン（アドレスラ
イン）ＧＬが互いに平行に形成され、その上には前記ゲ
ートラインＧＬと直交する複数本のソースライン（デー
タライン）ＳＬおよびドレインライン（データライン）
ＤＬが形成されている。そして、前記ゲートラインＧＬ
とソースラインＳＬおよびドレインラインＤＬとの交差
部にはそれぞれ逆スタガー型ＴＦＴからなるメモリ素子
Ｍが構成されている。このメモリ素子Ｍは、前記ゲート
ラインＧＬのメモリ素子領域部分（以下ゲート電極とい
う）Ｇと、このゲート電極Ｇの上に基板１全面にわたっ
て形成されたメモリ絶縁膜２と、このメモリ絶縁膜２の
上に前記ゲート電極Ｇに対向させて形成されたｉ　−ａ
−Ｓｌ（ｉ型アモルファス◆シリコン）からなるｉ型半
導体層３と、前記ソースラインＳＬおよびドレインライ
ンＤＬのメモリ素子領域部分（以下ソース電極およびド
レイン電極という）Ｓ、Ｄとからなっており、ソース電
極Ｓとドレイン電極りは、前記ｉ型半導体層３のチャン
ネル領域をはさむ両側部の上に、ｎ”−ａ−８１（ｎ型
不純物をドープしたアモルファス・シリコン）からなる
ｎ型半導体層４を介して形成されている。なお、前記メ
モリ絶縁膜２は、シリコン原子Ｓ１と窒素原子Ｎとの組
成比Ｓｌ／Ｎを化学量論比（Ｓｉ／　Ｎ　−０，７５）
より太きく　　（Ｓｌ　／Ｎ−０，８５〜１，１５（こ
して電荷蓄積機能をもたせた窒化シリコン（ＳＩＮ）か
らなっている。

〔発明が解決しようとする課題〕

しかしながら、上記従来のＴＦＴメモリアレイは、その
各メモリ素子Ｍを逆スタガー型ＴＦＴで構成したもので
あるため、各メモリ素子Ｍの縦横の平面寸法が、ゲート
ラインＧＬのゲート電極６部分の幅と、ソース、ドレイ
ンラインＳＬ、ＤＬのソース、ドレイン電極Ｓ、Ｄ部分
の幅およびその間隔（ソース、ドレイン電極Ｓ、Ｄ間の
チャンネル長）に相当する寸法となり、したがって１つ
のメモリ素子Ｍが占める平面積が大きくて、高集積化が
難しいという問題をもっていた。

本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、１つのメモリ素子が
占める平面積を大幅に小さくして高集積化をはかること
ができるＴＦＴメモリアレイを提供することにある。

〔課題を解決するための手段〕

本発明のＴＦＴメモリアレイは、絶縁基板上に、ソース
ラインとドレインラインとをこの両ラインに沿うパター
ンの半導体層をはさんで上下に積層した積層膜を設け、
前記絶縁基板上および前記積層膜の上に、前記ソースラ
インおよびドレインラインと平面的に交差しかつ前記積
層膜の両側面に沿って立上がる立上がり部において前記
ソースラインおよびドレインラインと半導体層の側面に
対向するゲートラインを設けるとともに、このゲートラ
インと前記積層膜との間にメモリ絶縁膜を介在させたこ
とを特徴とするものである。

〔作　用〕

すなわち、本発明のＴＦＴメモリアレイは、半導体層を
はさんで上下に積層したソースラインおよびドレインラ
インとゲートラインとの交差部にそれぞれメモリ素子を
構成したものであり、上記メモリ素子は、ソース、ドレ
インラインのソース。

ドレイン電極部分およびその間の半導体層の側面に、メ
モリ絶縁膜を介してゲートラインのゲート電極部分（立
上がり部分）を対向させて構成されている。そして、本
発明のＴＦＴメモリアレイにおいては、上記のようにソ
ースラインとドレインラインとを半導体層をはさんで上
下に積層することにより、ソースラインとドレインライ
ンとを１本のライン分の平面積内に設けているから、メ
モリ素子の縦横の平面寸法は、ゲートラインのゲート電
極部分の幅と、ソース、ドレインラインのうちの一方の
ラインの電極部分（ソース電極部分またはドレイン電極
部分）の幅に相当する寸法となり、したがって１つのメ
モリ素子が占める平面積を大幅に小さくして高集積化を
はかることができる。

〔実施例〕

以下、本発明の一実施例を第１図〜第８図を参照して説
明する。

第１図は本実施例のＴＦＴメモリアレイの平面図、第２
図および第３図はその１つのメモリ素子部分の断面図、
第４図はメモリ素子間部分の断面図である。

第１図〜第４図において、図中１１はガラス等からなる
絶縁基板であり、この基板１１上には、ソースライン（
データライン）ＳＬとドレインライン（データライン）
ＤＬとをこの両ラインＳＬ。

ＤＬに沿うパターンの半導体層（ｉ−ａ−３ｌからなる
ｉ型半導体層）１３をはさんで上下に積層した積層膜Ａ
が複数ライン９互いに平行に形成されている。この積層
膜Ａは、上記基板１１上にソース、ドレインラインＳＬ
、ＤＬに沿うパターンの下地絶縁膜１２を形成し、この
下地絶縁膜１２の上に、ドレインラインＤＬと、半導体
層１３と、ソースラインＳＬを順次積層した構成となっ
ており、これら下地絶縁Ｉ！１１２とドレインラインＤ
Ｌと半導体層１３およびソースラインＳＬは全て同一の
パターンに形成されている。なお、上記下地絶縁膜１２
は電荷蓄積機能のない絶縁膜、例えばシリコン原子Ｓ１
と窒素原子Ｎとの組成比Ｓｔ／Ｎを化学量論比（Ｓ　ｌ
　／Ｎ−０，７５）と同程度にした窒化シリコン（ＳＩ
Ｎ）からなっている。

一方、ＧＬは前記基板１１上および積層膜Ａの上に、前
記ソースラインＳＬおよびドレインラインＤＬと平面的
に交差させて設けられた複数本のゲートラインであり、
このゲートラインＧＬは、積層膜Ａの両側面に沿って立
上がり、この立上がり部において積層膜Ａのソースライ
ンＳＬおよびドレインラインＤＬと半導体層１３の側面
に対向している。また、１４は上記ゲートラインＧＬと
前記積層膜Ａとの間に介在されたメモリ絶縁膜であり、
このメモリ絶縁膜１４はゲートラインＧＬと同一のパタ
ーンに形成されている。なお、このメモリ絶縁膜１４は
、シリコン原子８１と窒素原子Ｎとの組成比Ｓｔ／Ｎを
化学量論比より大きく（Ｓｌ／Ｎ−０，８５〜１．１５
）にして電荷蓄積機能をもたせた窒化シリコンからなっ
ている。

そして、前記ゲートラインＧＬとソースラインＳＬおよ
びドレインラインＤＬとの交差部はそれぞれメモリ素子
Ｍとされており、このメモリ素子Ｍは、ソース、ドレイ
ンラインＳＬ、ＤＬのソース、ドレイン電極Ｓ、Ｄ部分
（ゲートラインＧＬと交差する部分）およびその間の半
導体層１３の側面に、メモリ絶縁膜１４を介してゲート
ラインＧＬのゲート電極０部分（積層膜Ａの両側面に沿
う立上がり部分）を対向させた構成となっている。

なお、上記下地絶縁膜１２は、上記ゲート電極Ｇを積層
膜Ａの下側のドレイン電極りの側面に確実に対向させる
ために設けられたもので、この下地絶縁膜１２は、メモ
リ絶縁膜１４および上記メモリ絶縁膜１４の膜厚より厚
く形成されている。

また、１５は上記メモリ素子Ｍを形成した基板１１上に
その全面にわたって形成された酸化タンタル（ＴａＯｘ
）等からなる保護絶縁膜であり、この保護絶縁膜１５は
、ゲートラインＧＬが通っていない部分（第４図に示し
た部分）において積層膜Ａ部分に不安定な電流が流れる
の防ぐために設けられている。

第５図は上記ＴＦＴメモリアレイの等価回路を示してお
り、このＴＦＴメモリアレイの書込み、消去、読出しは
次のようにして行なわれる。

書込み時は、選択するゲートラインＧＬに書込み消去電
圧ｖＰの１７２に相当する正電圧＋ｌ／２ＶＰ・を印加
し、選択するソースラインＳＬとドレインラインＤＬに
それぞれ上記書込み消去電圧ＶＰの１／２に相当する負
電圧−１／２Ｖ、を印加する。なお、非選択のゲートラ
インＧＬおよびソース、ドレインラインＳＬ、ＤＬの電
位は０とする。

このような電圧を印加すると、選択されたゲートライン
ＧＬと選択されたソース、ドレインラインＳＬ、ＤＬと
の交差部にある選択メモリ素子Ｍのゲート電極Ｇとソー
ス、ドレイン電極Ｓ、Ｄとの間に書込み消去電圧Ｖ、に
相当する電位差が生じてこの選択メモリ素子Ｍが書込み
状態になる。

また、消去時は、選択するゲートラインＧＬに一１／２
ｖ　ｐを印加し、選択するソースラインＳＬとドレイン
ラインＤＬにそれぞれ＋１／２Ｖｐを印加する。この場
合も、非選択のゲートラインＧＬおよびソース、ドレイ
ンラインＳＬ、ＤＬの電位はＯとする。このような電圧
を印加すると、選択されたゲートラインＧと選択された
ソース、ドレインラインＳＬ、ＤＬとの交差部にある選
択メモリ素子Ｍのゲート電極Ｇとソース、ドレイン電極
ｓ２Ｄとの間に書込み消去電圧Ｖ、に相当する逆電位の
電位差が生じて選択メモリ素子Ｍに保持されているデー
タが消去される。

一方、読出し時は、選択するゲートラインＧＬに上記書
込み消去電圧ｖＰより十分小さなオン電圧Ｖ。Ｎを印加
するとともに、選択するソース、ドレインラインＳＬ、
ＤＬのうちドレインラインＤＬに読出し電圧（書込み消
去電圧Ｖ、より十分小さな電圧）ＶＤを印加し、ソース
ラインＳＬの電位はＯとする。なお、非選択のゲートラ
インＧＬにはオフ電圧Ｖ。ｐｐを印加し、非選択のソ−
ス、ドレインラインＳＬ、ＤＬの電位は０とする。

このような電圧を印加すると、選択されたゲートライン
ＧＬと選択されたソース、ドレインラインＳＬ、ＤＬと
の交差部にある選択メモリ素子Ｍ１；保持されているデ
ータに応じて選択ドレインラインＤＬから選択ソースラ
インＳＬに電流が流れ、これが読出しデータとして出力
される。

第６図〜第８図は上記ＴＦＴメモリアレイの製造方法を
示したもので、このＴＦＴメモリアレイは次のような工
程で製造することができる。

まず、第６図（ａ）に示すように、基板１１上に、下地
絶縁膜１２、ドレインラインＤＬとなるクロム等の金属
Ｈ１６、半導体層１３、ソースラインＳＬとなるクロム
等の金属膜１７を順次堆積させてこれらの積層膜Ａを形
成した後、上記金属１１＊１７、半導体層１３、金属膜
１６、下地絶縁膜１２を第６図（ｂ）および第７図に示
すようにソース９　ドレインラインＳＬ、ＤＬの形状に
バターニングする。次に、バターニングした積層膜Ａの
上に基板１１全面にわたってメモリ絶縁膜１４とゲート
ラインＧＬとなるクロム等の金属膜を順次堆積させ、こ
の金属膜とメモリ絶縁膜１４とを第６図（Ｃ）および第
８図に示すようにゲートラインＧＬの形状にバターニン
グする。この後は、その上に基板１１全面にわたって第
６図（ｄ）に示すように保護絶縁膜１５を形成し、第１
図〜第４図に示したＴＦＴメモリアレイを完成する。

しかして、上記実施例のＴＦＴメモリアレイにおいては
、上記のようにソースラインＳＬとドレインラインＤＬ
とを半導体層１３をはさんで上下に積層することにより
、ソースラインＳＬとドレインラインＤＬとを１本のラ
イン分の平面積内に設けているから、ソース、ドレイン
ラインＳＬ。

ＤＬのソース、ドレイン電極Ｓ、Ｄ部分およびその間の
半導体層１３の側面にメモリ絶縁膜１４を介してゲート
ラインＧＬのゲート電極６部分を対向させて構成されて
いるメモリ素子Ｍの縦横の平面寸法は、ゲートラインＧ
Ｌのゲート電極６部分の幅と、ソース、ドレインライン
ＳＬ、ＤＬのうちの一方のラインの電極部分（ソース電
極Ｓ部分またはドレイン電極り部分）の幅に相当する寸
法となり、したがって１つのメモリ素子Ｍが占める平面
積を大幅に小さくして高集積化をはかることができる。

しかも、上記実施例では、上記ソースラインＳＬとドレ
インラインＤＬおよび半導体層１３と、ドレインライン
ＤＬの下の下地絶縁膜１２を全て同じパターンにしてい
るために、ＴＦＴメモリアレイの製造に際してソース、
ドレインラインＳＬ。

ＤＬと半導体層１３および下地絶縁膜１２を一括してバ
ターニングすることができ、またゲートラインＧＬとそ
の下のメモリ絶縁膜１４も同一のパターンとしているた
めに、このゲートラインＧＬとメモリ絶縁膜１４も一括
してバターニングすることができるから、このＴＦＴメ
モリアレイの製造は容易である。

なお、上記実施例では、ドレインラインＤＬを下側に、
ドレインラインＤＬを上側に形成しているが、これと逆
に、ソースラインＳＬを下側に、ドレインラインＤＬを
上側に形成してもよいし、また、このソース、ドレイン
ラインＳＬ、ＤＬのうち下側のラインの膜厚をメモリ絶
縁膜１４の膜厚より十分大きくすれば、上記実施例にお
ける下地絶縁膜１２をなくしても、ゲートラインＧＬの
立上り部分（ゲート電極６部分）を下側のラインの側面
に対向させることができる。さらに、上記実施例では、
ゲートラインＧＬをそのゲート電極６部分と同じ幅とし
、ソースラインＳＬおよびドレインラインＤＬをそのソ
ース、ドレイン電極Ｓ。

Ｄ部分と同じ幅にしているが、このゲートラインＧＬお
よびソース、ドレインラインＳＬ、ＤＬのライン部分の
幅は電極Ｇ、Ｓ、Ｄ部分の幅と異なる幅としてもよい。

また、上記実施例では、ソースラインＳＬとドレインラ
インＤＬおよび半導体層１３を全て同じパターンにして
いるが、これらは必ずしも同一パターンでなくてもよく
、要は、ソース、ドレインラインＳＬ、ＤＬのソース、
ドレイン電極Ｓ、　　Ｄ部分および半導体層１３の側面
が、これらの側面にゲートラインＧＬのゲート電極６部
分をメモリ絶縁膜１４を介して対向させられる形状とな
っていればよいし、また上記メモリ絶縁膜１４も、必ず
しもゲートラインＧＬと同一パターンでなくてもよい。

〔発明の効果〕

本発明のＴＦＴメモリアレイは、絶縁基板上に、ソース
ラインとドレインラインとをこの両ラインに沿うパター
ンの半導体層をはさんで上下に積層した積層膜を設け、
前記絶縁基板上および前記積層膜の上に、前記ソースラ
インおよびドレインラインと平面的に交差しかつ前記積
層膜の両側面に沿って立上がる立上がり部において前記
ソースラインおよびドレインラインと半導体層の側面に
対向するゲートラインを設けるとともに、このゲートラ
インと前記積層膜との間にメモリ絶縁膜を介在させたも
のであるから、前記ゲートラインとソースラインおよび
ドレインラインとの交差部にそれぞれ構成されるメモリ
素子の縦横の平面寸法は、ゲートラインのゲート電極部
分の幅と、ソース。

ドレインラインのうちの一方のラインの電極部分（ソー
ス電極部分またはドレイン電極部分）の幅に相当する寸
法となり、したがって１つのメモリ素子が占める平面積
を大幅に小さくして高集積化をはかることができる。

【図面の簡単な説明】

第１図〜第８図は本発明の一実施例を示したもので、第
１図はＴＦＴメモリアレイの平面図、第２図は第１図の
■−■線に沿う拡大断面図、第３図は第１図の■−■線
に沿う拡大断面図、第４図は第１図の■−■線に沿う拡
大断面図、第５図はＴＦＴメモリアレイの等価回路図、
第６図はＴＦＴメモリアレイの製造工程図、第７図は第
６図＜ｂ）の平面図、第８図は第６図（ｃ）の平面図で
ある。第９図および第１０図は従来のＴＦＴメモリアレ
イの平面図およびその１つのメモリ素子部分の拡大断面
図である。 １１・・・基板、Ａ・・・積層膜、１２・・・下地絶縁
膜、ＤＬ・・・ドレインレイン、Ｄ・・・ドレイン電極
、１３・・・半導体層、ＳＬ・・・ソースライン、Ｓ・
・・ソース電極、１４・・・メモリ絶縁膜、ＧＬ・・・
ゲートライン、 Ｇ・・・ゲー ト電極、 Ｍ・・・メモリ素子、 ５・・・保 護絶縁膜。 出 願 人 カシオ計算機株式会社 第 図 第 図 第 図

Claims (1)

【特許請求の範囲】
1. 絶縁基板上に、ソースラインとドレインラインとをこの
   両ラインに沿うパターンの半導体層をはさんで上下に積
   層した積層膜を設け、前記絶縁基板上および前記積層膜
   の上に、前記ソースラインおよびドレインラインと平面
   的に交差しかつ前記積層膜の両側面に沿って立上がる立
   上がり部において前記ソースラインおよびドレインライ
   ンと半導体層の側面に対向するゲートラインを設けると
   ともに、このゲートラインと前記積層膜との間にメモリ
   絶縁膜を介在させたことを特徴とするＴＦＴメモリアレ
   イ。