JPH0385759A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0385759A JPH0385759A JP1221460A JP22146089A JPH0385759A JP H0385759 A JPH0385759 A JP H0385759A JP 1221460 A JP1221460 A JP 1221460A JP 22146089 A JP22146089 A JP 22146089A JP H0385759 A JPH0385759 A JP H0385759A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- voltage
- bipolar
- circuit
- isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野】
本発明は半導体装置に関わり、特にバイポーラＳＴまた
はバイポーラ−ＣＮＯ８ＬＳＴての基板電圧あるいは素
子分離電圧供給方法に関するものである。 更にこの半導体装置を用いた論理回路、特にマイクロコ
ンピュータ等に関するものである。 ［従来の技術Ｉ ＢｉＣＭＯ５ＬＳＩはバイポーラの高速性とＣＭＯＳの
高集積性を兼ね備えており、高速かつ高集積のメモリＬ
ＳＩや論理ＬＳＩに盛んに適用されている。第２図はこ
のＢｊＣＭＯ５ＬＳＴに用いられる負荷原動能力の太き
い１−ライバ回路例である。この回路はバイポーラのベ
ース制御用のＣＭＯＳと負荷暉動用のバイポーラトラン
ジスタから戊る。入力ＩＮが低電位ではＭｌ）１゜ＭＮ
３とＱ□がオン、ＭＮよ、ＭＮ２と０２がオフとなり出
力ＯＵＴを高速に立ち」二げる。逆に入力ＩＮが高定４
Ｃｔ、てはＭＮｌ、ＭＮ２とＯ２がオンし、ＭＰよ、阿
Ｎ３と０１がオフとなり出力０ｔｌＴを高速に立ち下げ
る。この出力負荷容量の充放電時にはバイポーラＱ□、
あるいはＯ２に過渡的に大きな充放電電流が流れるので
、Ｑ□あるいはＯ２が、破線で示したバイポーラコレク
タ寄生抵抗ＲＣ２，ＲＣ，、の存在により飽和しくベー
ス・コレクタ接合が順バイアス状態）、破線で示したノ
１（板（Ｓｕｂ）をコレクタとする寄生ＰｎＰ ｌ−ラ
ンジスタＱＰ、あるいはＱｌ２がオンし、基板電流が流
れる。次に第３図は良く知られたバイポーラカレントス
イッチである。この回路も入力ＩＮの電位が高くなりす
ぎたり、ノＪレントスイッチ電流ＴＣ３が大きくなりす
ぎると負荷抵抗Ｒ，，Ｒ，，やコレクタ寄生抵抗ＲＣ，
，ＲＣ２での直流電圧降下により、ＱｌあるいはＯ２が
飽和し、破線で示した寄生ｐｎｐ ｌ−ランジスタＱＰ
０．ＱＰ２がオンし、基板電流が流れる。 第４図はバイポーラあるいはｎＭＯＳの断面図であり」
二連したバイポーラの飽和、あるいはｎＭＯＳの衝突イ
オン化電流による基板電流が流れる様子を示す。同図の
破線で示した基板電圧発生回路は基板電流を吸収するが
基板電圧供給をチップの外周部だけで行う従来の方式で
は、大チップの中央部では基板内の抵抗が数にΩに達す
るので、１ｍＡ程度の基板電流でも局所的な基板電位が
浮き上がる。 この結果、メモリの情報破壊やラッチアップを弓き起こ
す。また基板電流が異常に増加しても、どの回路の不良
によるかを特定することが難しかった。また回路動作用
の低位側電源電圧ＶＥＥを基板に供給する、よく知られ
たバイポーラＬＳＩの方式ではＶＥＥと異なる電圧を基
板に併給できない欠点があり、更に基板電流が大きな回
路動作電流の中に埋もれてしまい、基板電流の分離やひ
いては回路の異常動作の判別ができなかった。 【発明が解決しようとする課題］ るか、基板電流がたとえ流れても基板電圧が」二層しな
いようにすればよい。基板電流を減少させるため第２図
または第３図でバイポーラの飽和防止のため、コレクタ
電位クランプ素子を付加するとスイッチング速度が劣化
する。本発明の目的は後者の基板電流がたとえ流れても
延板電圧がＪ−Ｊｌ−シないような対策に関するもので
ある。また仮りに基板電流が流れた場合、その回路を容
易に特定小米るようにするものである。 【課題を解決するための手段１ 」二層の目的は、大きな基板電流を発生させるおそれの
あるバイポーラ回路、あるいはＢｉＣＭＯ３回路のバイ
ポーラトランジスタ分離用電圧供給線を、大電流が流れ
る回路動作用の電源線と別の金属配線を用いることによ
り達成できる。 【作用） 本構成によれば、基板電流が配線抵抗の小さい金属配線
を流れるので、たとえ数ｍＡの基板電流が流れても、基
板には当初の目標値に近い電圧を供給することが出来る
。またこの基板電圧供給用の金属配線層の電位降下を調
べれば大きな基板電流の発生場所、すなわち回路不良箇
所を容易に特定することができる。 【実施例］ 以下本発明を実施例を用いて詳しく説明する。 第１図は本発明の原理的な実施例を示す。この図はＣＭ
Ｏ５あるいはＢｉＣＭＯ５回路を構成するｎｐｎバイポ
ーラとｎＭＯ５の素子分離用電圧ＶＢＢを専用の金属配
線３を用いて配線するのが特徴である。ＶＢｓはＶＥＥ
より低い電位の場合と、同一の場合がある。 各々長所と短所がある。複数のＣＭＯ５あるいはＢｉＣ
ＭＯ５さらにバイポーラ回路を含む基本セルにおいて、
第１図の４，５に示すような適当な場所で金属配線３か
らＳｌのｐ型分離層に給電する。第５図は第４図の平面
レイアウト図である。回路動作用の電源電圧Ｖ ｃｃ
、 Ｖ ＥＥの金属配線１，２と同し工程だが電気的に
は分離された別の金属配線３を素子分離電圧用に配し、
セル内の適当な場所４，５でＳｉのｐ型分離層に落とす
。４，５の頻度はｐ型分離層の抵抗率や回路の種類、バ
イポーラの個数によって適当に決めればよいが、たとえ
ば縦横＋００ｘｌＯＯｕｍ２のセルで２箇所とする。金
属配線１゜２．３はたとえば２１Ａ］方式では、」二層
のＡ１２Ｍを用いる。第６図は断面構造である。基板ｐ
−８ｕｂの上にｎｐｎバイポーラとｎ Ｍ ＯＳが置か
れている。ｐＭＯ８はｎ型録離層ｎＷの上に設けている
。基板にはｐ、Ｍｏ２のソース、トレインに用いたｐ＋
層で接触抵抗を下げなからＶＩＩＢを印加する。ｐＭＯ
８のウェルＪｌ ｎ Ｗには回路動作用のＶｃｃを印加
する。バイポーラのエミッタ、ｎ Ｍ ＯＳのソース、
ドレインとｎＷのＶｃｃ印加場所には共通の高濃度ｎ層
層を用いて工程を簡略化できる。またバイポーラのベー
ス取り出し部、ｐ、Ｍｏ２のソース、ドレインとｐ−３
ｕｂへのＶＩ３Ｂ印加場所には共通の高濃度ｐ＋層を用
いることにより工程を簡略化できる。さらにバイポーラ
のコレクタのｎ層とｐＭＯ８の分離層ｎ Ｗを共通化す
ることもできる。以上の第１図、第５図、第６図の実施
例を用いればバイポーラやｎ Ｍ ＯＳの分離層には専
用の金属配線を用いてＶＢＢを印加するので、たとえ基
板電流が流れてもチップ内でほぼ均等のＶＢＢをとるこ
とが可能である。また金属配線の電位降下を調べれば、
基板電流増大の異常箇所を容易に特定することが出来る
。Ｖａｓの配線抵抗が小さいのでＶＩＩＢ：ＶＥＲと設
定することもできる。Ｖａａの配線抵抗降下が大きいと
あらかじめＶＢＢをＶＥＥより低く設定しないとチップ
の場所によってはＶＢＢがＶＥＥより高くなり誤動作あ
るいラッチアップを起こす。ＶＢＢ：ＶＥＲに設定でき
れば消費電力の大きいＶＢＢ発生回路が不要になる。 般にＭｏｔトランジスタはそのＶＢＢがソース電位に近
い方が、ＭＯＳのしきい（ｆｊＶ・ｒｌｌのゲート長に
よる変動率を小さく出来るので微細化を極めることがで
き高速化、あるいは低電力化の点で有利である。 第７図はチップ内へのＶＢａの金属配線による給電の１
例を示す。例えば特開昭ＶＢＢ発生回路（例えば特開昭
６２−１１８４の第２図に開示）から取りだしチップ内
をｌ：１１の字型に配線している。Ｘ印が金属配線から
Ｓｉバルク層への印加場所である。この配置はほんの１
例でありこの他に構成回路によってさまざまな配線方法
がありうる。第７図の構成によりチップの外周ｆ１１１
と中央十字部とはほぼ等しいＶＢＢを供給することがで
き、大チップでの位置的なＶＢＢばらつきを抑えること
ができる。 次に第８図、第９図に別の実施例を示す。 ＬＳＩの種類によっては２値以上のＶＢＢが望ましい場
合がある。例えばメモリＬ Ｓ 、ｒでメモリセルアレ
一部の分離層と周辺バイポーラ、ｒ３ｉｃＭ。 ＳあるいはＣＭＯ８回路の分離層とに異なる分離層電圧
を供給したい場合がある。本実施例では周辺Ｆ−ｉｌ路
にはＶＩＩｒＩ□：ＶＥ「を印加する。メモリセル部Ｍ
Ｃの分離層には例えばＶ ｎＢ、 ＝ Ｖ ＋ミｒニー
ＩＶを印加する。Ｖ ＢＢ、はＶＲ８２発生回路から取
り出す。 第９図は第８図要部の断面構造図（、）と等価回路図（
ｂ）を上下に対応させて示す。周辺回路のうち入力保護
素子はｎ型抵抗とクランプＭＯ８からなる。メモリセル
はここではプレートＰＬとｎ型拡散層との間のコンデン
サで電荷を蓄積するｎ Ｍ ＯＳダイナミック型セルを
示すが、スタテイ１ ツクメモリセルでも構わない。入力端子ＩＮにアンダー
シュー１−が入るとｐＷに電子（少数キャリア）が注入
されるが、大部分の少数キャリアは近端のＶｎＢ、で吸
収され、他の回路は誤動作しない。 さらにメモリセルのｎ Ｍ ＯＳ トランジスタはｎＢ
Ｌ［でガートリングされているので入力保護素子で発生
し、近端のＶＩ３Ｂ□で吸収されなかった１部の少数キ
ャリアはすべてｎ”ＢＩＪＩで吸収されるので、メモリ
セルｎＮに到達しメモリセルの情報破壊を生ずることも
ない。またα線入射によりｐ−８ｕｂで生した電子もや
はりｎ”ＢＬＪｌｌて吸収されるので、メモリセルはα
線に対しても保護される。メモリセル部の分離用電圧Ｖ
ｎｎ２は例えばＶＥＥ−ＩＶＶ程度印加するのが望まし
い。なぜならｐｎ接合の逆バイアス効果によりデータ線
寄生容量が減少し、さらにメモリセルアレ一部のデータ
線充放電に伴なうカップリングでメモリセル直下の分離
層ｐｗが変動しても初めに１− Ｖ程度の逆バイアスを
印加しておけば過渡的にｐｎ接合が順バイアスされるこ
ともないので安定である。 ２ あ；ＩＩ：！ＪＶｎＢ２を深くするとＭＯＳのＶＴＨの
ケート長ばらつき依存性が大きくなるのでｐＷの電位変
動量を考慮して決めるバきである。なおメモリセルアレ
ーに直接隣接するセンスアンプやＸデコダ、ワードドラ
イバ、Ｙデコーダ・Ｉ・ライバのウェル層はメモリセル
と同一電位でも、異なる電位を印加してもよい。同一電
位であればメモリセルと連続して配置できるので占有面
積を小さくできる。また周辺回路の入力保護素子と入出
力回路のｎｐｎバイポーラの近端にＶＩ３１３□を印加
すれば、これらで基板電流が大きくなっても基板電圧が
上刃、することはない。特に第８図のように人出力ボン
ディングパッドと入力保護素子、入出力バイポラ回路を
ＶＢＢ□配線が囲むように配置すれば、たとえこれらで
基板電流が流れてもＶ ＢＢ、配線の外部の回路への影
響を低減できるのでチップ全体の安定動作に有利である
。また■ＢＢ□＝ＶＥＥとすれば大きな基板電流を吸収
するための基板電圧発生回路を省略することが出来るの
で低電力化でき、またグー１−長の短かいＭＯＳでもＶ
Ｔｌｌばらつきが抑えられる。なお第９図においてメモ
リセルアレ１部のｐｗを分離するための１１層はバイポ
ーラのコレクタ埋込層ｎ＋ＢＬ、やｐＭＯ３のｎＷの低
抵抗化用ｎ＋ＢＬと共通化できる。また前述したように
ｎ Ｍ ＯＳのソース、トレインはバイポーラのエミッ
タと共用でき、ｐＭＯ８のソース、ドレインはバイポー
ラのベース取り出し部と共用できる。このような工程共
通化により分離層を多重にしたり、バイポーラとＣＭＯ
３を同時に造っても製造コスＩ・の上昇を最低限に抑え
ることができる。 なお第８図、第９図では２種のＶＢＢを印加する例を示
したが、必要によってはさらに多値のＶＢＢを印加でき
る。 これまで述へてきた実施例では基板やバイボラ、メモリ
セルトランジスタに特定の導電型を仮定したが、反対の
導電型に変更してもそのまま適用できることは明らかで
ある。またＴＴＬ、ＥＣＬのどちらにも適用できるし、
電源電圧Ｖｃｃが５■以外の集積回路にもそのまま適用
できる。 【発明の効果１ 本発明によればチップ内に設けた分離用竜圧％Ｉ、Ｃ用
の金属配線によりバイポーラの動作によりｊ、ｌｉ板常
電流増加しても目標の分離電圧を安定に全チップ中に供
給することができる。またバイポーラの飽和、等の動作
異常を容易に発見することができる。更に本発明はチッ
プ内に複数の値の分離電圧を必要な場合にも用いられる
。分離電圧がＯＶても基板電圧の配線抵抗による電圧降
下が小さいので誤動作を起こすことがない。またメモリ
セルトランジスタの分ＫＩＦｊに他の周辺回路［−ラン
シスタと異なる分離電圧を印加することもでき、回路ブ
ロックの特性に応じた最適の分離電圧を印加できる。更
に各種メモリと論理回路、特にマイクロコンピュータを
１チツプ」二に集積化した半導体装置でも、各回路ブロ
ックの特性に応した最適の分離電圧を印加できるもので
ある。 ２図、第３図はＢ］ＣＭＯ８あるいはバイポーラ回路で
基板電流か流れる原因を示す図、第４図はバイポ ラとＭＯＳから基板電流が流れる様子を電圧を印加する
場合の平面配置の実施例を示メジ第９図は第８図要部の
断面図である。 符号の説明 Ｖｃｃ・・・チップ印加負側電源電圧、ＶＥＥ・チップ
印加負側電源電圧、 Ｖ ８Ｂ 、 Ｖ Ｂ［ｌｔ 、 Ｖ ８８２ＭＯ８あ
るいはバイポーラ分離用電圧 ｐ−８ｕｂ・・・ｐ型基板 ｐｗ”’ｐ型ウェル層 ｎＷ−ｎ型ウェル層 ＢＲ・ベース拡散層 ＣＮ・ コレクタ取り出し層 ｎ＋ＢＬ・・コレクタ高濃度埋込層 ｐ”ＢＬ・・ｐ型窩濃度埋込層 ＭＣ・・メモリセルアレ ５ Ｌ プレート Ｗユ。 ２ ワ １〜線、 Ｄ。 ア 夕線 ６ 猶 ２ θ
はバイポーラ−ＣＮＯ８ＬＳＴての基板電圧あるいは素
子分離電圧供給方法に関するものである。 更にこの半導体装置を用いた論理回路、特にマイクロコ
ンピュータ等に関するものである。 ［従来の技術Ｉ ＢｉＣＭＯ５ＬＳＩはバイポーラの高速性とＣＭＯＳの
高集積性を兼ね備えており、高速かつ高集積のメモリＬ
ＳＩや論理ＬＳＩに盛んに適用されている。第２図はこ
のＢｊＣＭＯ５ＬＳＴに用いられる負荷原動能力の太き
い１−ライバ回路例である。この回路はバイポーラのベ
ース制御用のＣＭＯＳと負荷暉動用のバイポーラトラン
ジスタから戊る。入力ＩＮが低電位ではＭｌ）１゜ＭＮ
３とＱ□がオン、ＭＮよ、ＭＮ２と０２がオフとなり出
力ＯＵＴを高速に立ち」二げる。逆に入力ＩＮが高定４
Ｃｔ、てはＭＮｌ、ＭＮ２とＯ２がオンし、ＭＰよ、阿
Ｎ３と０１がオフとなり出力０ｔｌＴを高速に立ち下げ
る。この出力負荷容量の充放電時にはバイポーラＱ□、
あるいはＯ２に過渡的に大きな充放電電流が流れるので
、Ｑ□あるいはＯ２が、破線で示したバイポーラコレク
タ寄生抵抗ＲＣ２，ＲＣ，、の存在により飽和しくベー
ス・コレクタ接合が順バイアス状態）、破線で示したノ
１（板（Ｓｕｂ）をコレクタとする寄生ＰｎＰ ｌ−ラ
ンジスタＱＰ、あるいはＱｌ２がオンし、基板電流が流
れる。次に第３図は良く知られたバイポーラカレントス
イッチである。この回路も入力ＩＮの電位が高くなりす
ぎたり、ノＪレントスイッチ電流ＴＣ３が大きくなりす
ぎると負荷抵抗Ｒ，，Ｒ，，やコレクタ寄生抵抗ＲＣ，
，ＲＣ２での直流電圧降下により、ＱｌあるいはＯ２が
飽和し、破線で示した寄生ｐｎｐ ｌ−ランジスタＱＰ
０．ＱＰ２がオンし、基板電流が流れる。 第４図はバイポーラあるいはｎＭＯＳの断面図であり」
二連したバイポーラの飽和、あるいはｎＭＯＳの衝突イ
オン化電流による基板電流が流れる様子を示す。同図の
破線で示した基板電圧発生回路は基板電流を吸収するが
基板電圧供給をチップの外周部だけで行う従来の方式で
は、大チップの中央部では基板内の抵抗が数にΩに達す
るので、１ｍＡ程度の基板電流でも局所的な基板電位が
浮き上がる。 この結果、メモリの情報破壊やラッチアップを弓き起こ
す。また基板電流が異常に増加しても、どの回路の不良
によるかを特定することが難しかった。また回路動作用
の低位側電源電圧ＶＥＥを基板に供給する、よく知られ
たバイポーラＬＳＩの方式ではＶＥＥと異なる電圧を基
板に併給できない欠点があり、更に基板電流が大きな回
路動作電流の中に埋もれてしまい、基板電流の分離やひ
いては回路の異常動作の判別ができなかった。 【発明が解決しようとする課題］ るか、基板電流がたとえ流れても基板電圧が」二層しな
いようにすればよい。基板電流を減少させるため第２図
または第３図でバイポーラの飽和防止のため、コレクタ
電位クランプ素子を付加するとスイッチング速度が劣化
する。本発明の目的は後者の基板電流がたとえ流れても
延板電圧がＪ−Ｊｌ−シないような対策に関するもので
ある。また仮りに基板電流が流れた場合、その回路を容
易に特定小米るようにするものである。 【課題を解決するための手段１ 」二層の目的は、大きな基板電流を発生させるおそれの
あるバイポーラ回路、あるいはＢｉＣＭＯ３回路のバイ
ポーラトランジスタ分離用電圧供給線を、大電流が流れ
る回路動作用の電源線と別の金属配線を用いることによ
り達成できる。 【作用） 本構成によれば、基板電流が配線抵抗の小さい金属配線
を流れるので、たとえ数ｍＡの基板電流が流れても、基
板には当初の目標値に近い電圧を供給することが出来る
。またこの基板電圧供給用の金属配線層の電位降下を調
べれば大きな基板電流の発生場所、すなわち回路不良箇
所を容易に特定することができる。 【実施例］ 以下本発明を実施例を用いて詳しく説明する。 第１図は本発明の原理的な実施例を示す。この図はＣＭ
Ｏ５あるいはＢｉＣＭＯ５回路を構成するｎｐｎバイポ
ーラとｎＭＯ５の素子分離用電圧ＶＢＢを専用の金属配
線３を用いて配線するのが特徴である。ＶＢｓはＶＥＥ
より低い電位の場合と、同一の場合がある。 各々長所と短所がある。複数のＣＭＯ５あるいはＢｉＣ
ＭＯ５さらにバイポーラ回路を含む基本セルにおいて、
第１図の４，５に示すような適当な場所で金属配線３か
らＳｌのｐ型分離層に給電する。第５図は第４図の平面
レイアウト図である。回路動作用の電源電圧Ｖ ｃｃ
、 Ｖ ＥＥの金属配線１，２と同し工程だが電気的に
は分離された別の金属配線３を素子分離電圧用に配し、
セル内の適当な場所４，５でＳｉのｐ型分離層に落とす
。４，５の頻度はｐ型分離層の抵抗率や回路の種類、バ
イポーラの個数によって適当に決めればよいが、たとえ
ば縦横＋００ｘｌＯＯｕｍ２のセルで２箇所とする。金
属配線１゜２．３はたとえば２１Ａ］方式では、」二層
のＡ１２Ｍを用いる。第６図は断面構造である。基板ｐ
−８ｕｂの上にｎｐｎバイポーラとｎ Ｍ ＯＳが置か
れている。ｐＭＯ８はｎ型録離層ｎＷの上に設けている
。基板にはｐ、Ｍｏ２のソース、トレインに用いたｐ＋
層で接触抵抗を下げなからＶＩＩＢを印加する。ｐＭＯ
８のウェルＪｌ ｎ Ｗには回路動作用のＶｃｃを印加
する。バイポーラのエミッタ、ｎ Ｍ ＯＳのソース、
ドレインとｎＷのＶｃｃ印加場所には共通の高濃度ｎ層
層を用いて工程を簡略化できる。またバイポーラのベー
ス取り出し部、ｐ、Ｍｏ２のソース、ドレインとｐ−３
ｕｂへのＶＩ３Ｂ印加場所には共通の高濃度ｐ＋層を用
いることにより工程を簡略化できる。さらにバイポーラ
のコレクタのｎ層とｐＭＯ８の分離層ｎ Ｗを共通化す
ることもできる。以上の第１図、第５図、第６図の実施
例を用いればバイポーラやｎ Ｍ ＯＳの分離層には専
用の金属配線を用いてＶＢＢを印加するので、たとえ基
板電流が流れてもチップ内でほぼ均等のＶＢＢをとるこ
とが可能である。また金属配線の電位降下を調べれば、
基板電流増大の異常箇所を容易に特定することが出来る
。Ｖａｓの配線抵抗が小さいのでＶＩＩＢ：ＶＥＲと設
定することもできる。Ｖａａの配線抵抗降下が大きいと
あらかじめＶＢＢをＶＥＥより低く設定しないとチップ
の場所によってはＶＢＢがＶＥＥより高くなり誤動作あ
るいラッチアップを起こす。ＶＢＢ：ＶＥＲに設定でき
れば消費電力の大きいＶＢＢ発生回路が不要になる。 般にＭｏｔトランジスタはそのＶＢＢがソース電位に近
い方が、ＭＯＳのしきい（ｆｊＶ・ｒｌｌのゲート長に
よる変動率を小さく出来るので微細化を極めることがで
き高速化、あるいは低電力化の点で有利である。 第７図はチップ内へのＶＢａの金属配線による給電の１
例を示す。例えば特開昭ＶＢＢ発生回路（例えば特開昭
６２−１１８４の第２図に開示）から取りだしチップ内
をｌ：１１の字型に配線している。Ｘ印が金属配線から
Ｓｉバルク層への印加場所である。この配置はほんの１
例でありこの他に構成回路によってさまざまな配線方法
がありうる。第７図の構成によりチップの外周ｆ１１１
と中央十字部とはほぼ等しいＶＢＢを供給することがで
き、大チップでの位置的なＶＢＢばらつきを抑えること
ができる。 次に第８図、第９図に別の実施例を示す。 ＬＳＩの種類によっては２値以上のＶＢＢが望ましい場
合がある。例えばメモリＬ Ｓ 、ｒでメモリセルアレ
一部の分離層と周辺バイポーラ、ｒ３ｉｃＭ。 ＳあるいはＣＭＯ８回路の分離層とに異なる分離層電圧
を供給したい場合がある。本実施例では周辺Ｆ−ｉｌ路
にはＶＩＩｒＩ□：ＶＥ「を印加する。メモリセル部Ｍ
Ｃの分離層には例えばＶ ｎＢ、 ＝ Ｖ ＋ミｒニー
ＩＶを印加する。Ｖ ＢＢ、はＶＲ８２発生回路から取
り出す。 第９図は第８図要部の断面構造図（、）と等価回路図（
ｂ）を上下に対応させて示す。周辺回路のうち入力保護
素子はｎ型抵抗とクランプＭＯ８からなる。メモリセル
はここではプレートＰＬとｎ型拡散層との間のコンデン
サで電荷を蓄積するｎ Ｍ ＯＳダイナミック型セルを
示すが、スタテイ１ ツクメモリセルでも構わない。入力端子ＩＮにアンダー
シュー１−が入るとｐＷに電子（少数キャリア）が注入
されるが、大部分の少数キャリアは近端のＶｎＢ、で吸
収され、他の回路は誤動作しない。 さらにメモリセルのｎ Ｍ ＯＳ トランジスタはｎＢ
Ｌ［でガートリングされているので入力保護素子で発生
し、近端のＶＩ３Ｂ□で吸収されなかった１部の少数キ
ャリアはすべてｎ”ＢＩＪＩで吸収されるので、メモリ
セルｎＮに到達しメモリセルの情報破壊を生ずることも
ない。またα線入射によりｐ−８ｕｂで生した電子もや
はりｎ”ＢＬＪｌｌて吸収されるので、メモリセルはα
線に対しても保護される。メモリセル部の分離用電圧Ｖ
ｎｎ２は例えばＶＥＥ−ＩＶＶ程度印加するのが望まし
い。なぜならｐｎ接合の逆バイアス効果によりデータ線
寄生容量が減少し、さらにメモリセルアレ一部のデータ
線充放電に伴なうカップリングでメモリセル直下の分離
層ｐｗが変動しても初めに１− Ｖ程度の逆バイアスを
印加しておけば過渡的にｐｎ接合が順バイアスされるこ
ともないので安定である。 ２ あ；ＩＩ：！ＪＶｎＢ２を深くするとＭＯＳのＶＴＨの
ケート長ばらつき依存性が大きくなるのでｐＷの電位変
動量を考慮して決めるバきである。なおメモリセルアレ
ーに直接隣接するセンスアンプやＸデコダ、ワードドラ
イバ、Ｙデコーダ・Ｉ・ライバのウェル層はメモリセル
と同一電位でも、異なる電位を印加してもよい。同一電
位であればメモリセルと連続して配置できるので占有面
積を小さくできる。また周辺回路の入力保護素子と入出
力回路のｎｐｎバイポーラの近端にＶＩ３１３□を印加
すれば、これらで基板電流が大きくなっても基板電圧が
上刃、することはない。特に第８図のように人出力ボン
ディングパッドと入力保護素子、入出力バイポラ回路を
ＶＢＢ□配線が囲むように配置すれば、たとえこれらで
基板電流が流れてもＶ ＢＢ、配線の外部の回路への影
響を低減できるのでチップ全体の安定動作に有利である
。また■ＢＢ□＝ＶＥＥとすれば大きな基板電流を吸収
するための基板電圧発生回路を省略することが出来るの
で低電力化でき、またグー１−長の短かいＭＯＳでもＶ
Ｔｌｌばらつきが抑えられる。なお第９図においてメモ
リセルアレ１部のｐｗを分離するための１１層はバイポ
ーラのコレクタ埋込層ｎ＋ＢＬ、やｐＭＯ３のｎＷの低
抵抗化用ｎ＋ＢＬと共通化できる。また前述したように
ｎ Ｍ ＯＳのソース、トレインはバイポーラのエミッ
タと共用でき、ｐＭＯ８のソース、ドレインはバイポー
ラのベース取り出し部と共用できる。このような工程共
通化により分離層を多重にしたり、バイポーラとＣＭＯ
３を同時に造っても製造コスＩ・の上昇を最低限に抑え
ることができる。 なお第８図、第９図では２種のＶＢＢを印加する例を示
したが、必要によってはさらに多値のＶＢＢを印加でき
る。 これまで述へてきた実施例では基板やバイボラ、メモリ
セルトランジスタに特定の導電型を仮定したが、反対の
導電型に変更してもそのまま適用できることは明らかで
ある。またＴＴＬ、ＥＣＬのどちらにも適用できるし、
電源電圧Ｖｃｃが５■以外の集積回路にもそのまま適用
できる。 【発明の効果１ 本発明によればチップ内に設けた分離用竜圧％Ｉ、Ｃ用
の金属配線によりバイポーラの動作によりｊ、ｌｉ板常
電流増加しても目標の分離電圧を安定に全チップ中に供
給することができる。またバイポーラの飽和、等の動作
異常を容易に発見することができる。更に本発明はチッ
プ内に複数の値の分離電圧を必要な場合にも用いられる
。分離電圧がＯＶても基板電圧の配線抵抗による電圧降
下が小さいので誤動作を起こすことがない。またメモリ
セルトランジスタの分ＫＩＦｊに他の周辺回路［−ラン
シスタと異なる分離電圧を印加することもでき、回路ブ
ロックの特性に応じた最適の分離電圧を印加できる。更
に各種メモリと論理回路、特にマイクロコンピュータを
１チツプ」二に集積化した半導体装置でも、各回路ブロ
ックの特性に応した最適の分離電圧を印加できるもので
ある。 ２図、第３図はＢ］ＣＭＯ８あるいはバイポーラ回路で
基板電流か流れる原因を示す図、第４図はバイポ ラとＭＯＳから基板電流が流れる様子を電圧を印加する
場合の平面配置の実施例を示メジ第９図は第８図要部の
断面図である。 符号の説明 Ｖｃｃ・・・チップ印加負側電源電圧、ＶＥＥ・チップ
印加負側電源電圧、 Ｖ ８Ｂ 、 Ｖ Ｂ［ｌｔ 、 Ｖ ８８２ＭＯ８あ
るいはバイポーラ分離用電圧 ｐ−８ｕｂ・・・ｐ型基板 ｐｗ”’ｐ型ウェル層 ｎＷ−ｎ型ウェル層 ＢＲ・ベース拡散層 ＣＮ・ コレクタ取り出し層 ｎ＋ＢＬ・・コレクタ高濃度埋込層 ｐ”ＢＬ・・ｐ型窩濃度埋込層 ＭＣ・・メモリセルアレ ５ Ｌ プレート Ｗユ。 ２ ワ １〜線、 Ｄ。 ア 夕線 ６ 猶 ２ θ
Claims (1)
- 【特許請求の範囲】 １、複数のバイポーラトランジスタまたは複数のバイポ
ーラトランジスタと複数のＭＯＳトランジスタとを同一
チップ上に有し、これらのバイポーラトランジスタまた
はＭＯＳトランジスタの素子分離用電圧を回路動作用電
圧の金属配線と別の金属配線を用いてバイポーラトラン
ジスタを含む回路群内に配置した半導体装置。 ２、該分離用電圧と回路動作用電圧とが同一設定電位で
あることを特徴とする特許請求範囲第１項記載の半導体
装置。 ３、該分離用電圧と異なる電位の分離用電圧の発生回路
と、この電圧が分離層に供給されるＭＯＳトランジスタ
回路群を有する特許請求範囲第２項記載の半導体装置。 ４、該半導体装置がＭＯＳメモリセルを有し、該異なる
分離用電圧を該ＭＯＳメモリセルトランジスタの分離層
に供給する記憶装置であることを特徴とする特許請求範
囲第３項記載の半導体装置。 ５、該ＭＯＳメモリセルのトランジスタの分離層１とこ
のメモリセルと同一導電型のメモリセル以外のＭＯＳト
ランジスタの分離層２とを電気的に分離するための異な
る導電型の分離層３を有し、分離層２にはバイポーラト
ランジスタの分離層と同一電位を供給し、分離層１には
これと異なる電位を供給することを特徴とする特許請求
範囲第４項記載の半導体装置。 ６、該分離層１の下部と外周部を、バイポーラコレクタ
埋込層又はコレクタ取り出し口と共通の拡散またはイン
プラ工程で形成され、該分離層１と異なる導電型の低抵
抗層で囲んだ特許請求範囲第５項記載の半導体装置。 ７、複数のバイポーラトランジスタまたは複数のバイポ
ーラトランジスタと複数のＭＯＳトランジスタとを同一
チップ上に有し、これらのバイポーラトランジスタまた
はＭＯＳトランジスタの素子分離用電圧を回路動作用電
圧の金属配線と別の金属配線を用いてバイポーラトラン
ジスタを含む回路群内に配置した半導体装置を含むこと
を特徴とするマイクロコンピュータ。 ８、該分離用電圧と回路動作用電圧とが同一設定電位で
あることを特徴とする特許請求範囲第７項記載のマイク
ロコンピュータ。 ９、該分離用電圧と異なる電位の分離用電圧の発生回路
と、この電圧が分離層に供給されるＭＯＳトランジスタ
回路群を有する特許請求範囲第８項記載のマイクロコン
ピュータ。 １０、該半導体装置がＭＯＳメモリセルを有し、該異な
る分離用電圧を該ＭＯＳメモリセルトランジスタの分離
層に供給する記憶装置であることを特徴とする特許請求
範囲第９項記載のマイクロコンピュータ。 １１、該ＭＯＳメモリセルのトランジスタの分離層１と
このメモリセルと同一導電型のメモリセル以外のＭＯＳ
トランジスタの分離層２とを電気的に分離するための異
なる導電型の分離層３を有し、分離層２にはバイポーラ
トランジスタの分離層と同一電位を供給し、分離層１に
はこれと異なる電位を供給することを特徴とする特許請
求範囲第１０項記載のマイクロコンピュータ。 １２、該分離層１の下部と外周部を、バイポーラコレク
タ埋込層又はコレクタ取り出し口と共通の拡散またはイ
ンプラ工程で形成され、該分離層１と異なる導電型の低
抵抗層で囲んだ特許請求範囲第１１項記載のマイクロコ
ンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1221460A JPH0385759A (ja) | 1989-08-30 | 1989-08-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1221460A JPH0385759A (ja) | 1989-08-30 | 1989-08-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0385759A true JPH0385759A (ja) | 1991-04-10 |
Family
ID=16767068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1221460A Pending JPH0385759A (ja) | 1989-08-30 | 1989-08-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0385759A (ja) |
-
1989
- 1989-08-30 JP JP1221460A patent/JPH0385759A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6208010B1 (en) | Semiconductor memory device | |
| US5843813A (en) | I/O driver design for simultaneous switching noise minimization and ESD performance enhancement | |
| CN100459117C (zh) | 具有静电释放保护单元的集成电路装置 | |
| EP0488340B1 (en) | Semiconductor device having input protection circuit | |
| US6864559B2 (en) | Semiconductor memory device | |
| US20020017654A1 (en) | Protection device with a silicon-controlled rectifier | |
| KR0159451B1 (ko) | 반도체장치의 보호회로 | |
| US4647956A (en) | Back biased CMOS device with means for eliminating latchup | |
| US20170012036A1 (en) | Electrostatic Discharge Protection Device Comprising a Silicon Controlled Rectifier | |
| TW200410393A (en) | Electrostatic discharge protection device for mixed voltage interface | |
| US5001529A (en) | Semiconductor device having protection circuit | |
| US20030048588A1 (en) | Output buffer and I/O protection circuit for CMOS technology | |
| JP3332123B2 (ja) | 入力保護回路及びこれを用いた半導体装置 | |
| US5708610A (en) | Semiconductor memory device and semiconductor device | |
| US7589359B1 (en) | Silicon controlled rectifier | |
| KR20170132371A (ko) | 정전기 방전 보호 회로를 구비한 반도체 집적 회로 장치 | |
| JP3033793B2 (ja) | 半導体装置 | |
| JPH0385759A (ja) | 半導体装置 | |
| JPH04335570A (ja) | 半導体装置 | |
| JPS6197858A (ja) | 半導体装置 | |
| JP3553334B2 (ja) | 半導体装置 | |
| JP3184168B2 (ja) | 半導体装置の保護装置 | |
| JPH0456465B2 (ja) | ||
| JP3010911B2 (ja) | 半導体装置 | |
| JP4555578B2 (ja) | 集積回路 |