JPH0385767A - 薄膜トランジスタマトリクスの製造方法 - Google Patents
薄膜トランジスタマトリクスの製造方法Info
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- JPH0385767A JPH0385767A JP1224038A JP22403889A JPH0385767A JP H0385767 A JPH0385767 A JP H0385767A JP 1224038 A JP1224038 A JP 1224038A JP 22403889 A JP22403889 A JP 22403889A JP H0385767 A JPH0385767 A JP H0385767A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
液晶表示装置やエレクトロルミネツセンス等の駆動に用
いる薄膜トランジスタマトリクスに関し。
いる薄膜トランジスタマトリクスに関し。
オン電流を減少させることなく、フォトカレントを減少
させることを目的とし、 絶縁性基板上に画素対応に７１−リクス状に配列された
薄膜トランジスタの動作半導体層が、ゲート絶縁膜を介
してゲート電極と対向する第１の半導体層と、該第１の
半導体層とソース電極およびドレイン電極との間に、該
第１の半導体層より光感性の低い第２の半導体層とを含
む積層膜である構成とし、また、絶縁性基板を略２００
℃以上の温度に加熱した状態でアモルファスシリコン膜
を成膜して第１の半導体層（４１）を形威し、絶縁性基
板を略２００℃以下の温度に制御してアモルファスシリ
コン膜を成膜し第２の半導体層を形成する構成とする。
させることを目的とし、 絶縁性基板上に画素対応に７１−リクス状に配列された
薄膜トランジスタの動作半導体層が、ゲート絶縁膜を介
してゲート電極と対向する第１の半導体層と、該第１の
半導体層とソース電極およびドレイン電極との間に、該
第１の半導体層より光感性の低い第２の半導体層とを含
む積層膜である構成とし、また、絶縁性基板を略２００
℃以上の温度に加熱した状態でアモルファスシリコン膜
を成膜して第１の半導体層（４１）を形威し、絶縁性基
板を略２００℃以下の温度に制御してアモルファスシリ
コン膜を成膜し第２の半導体層を形成する構成とする。
本発明は液晶表示装置やエレクトロルミネッセンス等の
駆動に用いる薄膜トランジスタ（ＴＰＴ）マトリクスに
関する。
駆動に用いる薄膜トランジスタ（ＴＰＴ）マトリクスに
関する。
薄膜トランジスタマトリクスは、動作半導体層に光が入
射することによって生しるフォトカレットは小さく、オ
ン電流は十分に大きいことが重要である。
射することによって生しるフォトカレットは小さく、オ
ン電流は十分に大きいことが重要である。
動作半導体層にアモルファスシリコン（ａ−３ｉ〉を用
いた、従来のＴＰＴマトリクスの構成を第５図に示す。
いた、従来のＴＰＴマトリクスの構成を第５図に示す。
ゲート電極２としてＴｉ膜、ゲート絶縁膜３にはＳｉＮ
膜を、その上部に動作半導体層４として２８０℃の温度
で成膜された約２５０人の厚さのａＳｉ膜を、上部保護
膜５として５ｉｎ２膜を用いている。また、ソース電極
７およびドレイン電極８としてＴｔ膜を、このＴｉ膜と
ａ−３ｉ膜との間に、オー５ツタコンタクト層としてｎ
’ ａ−３ｉ膜６を挟んだ構造となっている。
膜を、その上部に動作半導体層４として２８０℃の温度
で成膜された約２５０人の厚さのａＳｉ膜を、上部保護
膜５として５ｉｎ２膜を用いている。また、ソース電極
７およびドレイン電極８としてＴｔ膜を、このＴｉ膜と
ａ−３ｉ膜との間に、オー５ツタコンタクト層としてｎ
’ ａ−３ｉ膜６を挟んだ構造となっている。
このようなａ−３ｉ ＴＦＴでは、その特性向上の為
に移動度の高いａ−３ｔが望まれ、ダングリングボンド
が少なく不純物の含有量の少ない膜質の良いａ−３ｉが
使用されている。
に移動度の高いａ−３ｔが望まれ、ダングリングボンド
が少なく不純物の含有量の少ない膜質の良いａ−３ｉが
使用されている。
従来構造で膜質の良いａ−３ｉを用いたＴＰＴでは、ａ
−３ｉ膜４に光を照射しておこるフォＩ・カレントが、
ＯＦＦ状態における電流値を２〜３桁も上昇させ、ＴＰ
Ｔ素子特性を劣化させる原因となる。
−３ｉ膜４に光を照射しておこるフォＩ・カレントが、
ＯＦＦ状態における電流値を２〜３桁も上昇させ、ＴＰ
Ｔ素子特性を劣化させる原因となる。
この問題に対し、動作半導体層に光を入射させないため
、遮光膜を形成する構造が従来から考えられているが、
この構造では工程が複雑になり、製造歩留まりが低下す
る。
、遮光膜を形成する構造が従来から考えられているが、
この構造では工程が複雑になり、製造歩留まりが低下す
る。
また他の構造として、フォトカレントが動作半導体層の
総体積に関連して増加、減少するため、動作半導体層を
薄膜化してフォトカレントを抑えようとする構造が考え
られる。しかし、この構造では、フォトカレントの減少
と同時にオン電流も減少してしまうという問題がある。
総体積に関連して増加、減少するため、動作半導体層を
薄膜化してフォトカレントを抑えようとする構造が考え
られる。しかし、この構造では、フォトカレントの減少
と同時にオン電流も減少してしまうという問題がある。
本発明は、オン電流を減少させずにフォトカレントを減
少させる薄膜トランジスタの構成を示すものである。
少させる薄膜トランジスタの構成を示すものである。
本発明は上記問題を解決するため、絶縁性基板１上に画
素対応にマトリクス状に配列された薄膜トランジスタの
動作半導体層４を、ゲート絶縁膜３と接する第１の半導
体層４１と、この第１の半導体層より光感性の低い第２
の半導体層４２とを含む積層膜とした。
素対応にマトリクス状に配列された薄膜トランジスタの
動作半導体層４を、ゲート絶縁膜３と接する第１の半導
体層４１と、この第１の半導体層より光感性の低い第２
の半導体層４２とを含む積層膜とした。
またその製造方法は、絶縁性基板ｌを略２００℃以上の
温度に加熱した状態でアモルファスシリコン膜を成膜し
て第１の半導体層４１を形成し、第２の半導体層４２は
、絶縁性基板１を略２００℃以下の温度に制御してアモ
ルファスシリコン膜を成膜する。
温度に加熱した状態でアモルファスシリコン膜を成膜し
て第１の半導体層４１を形成し、第２の半導体層４２は
、絶縁性基板１を略２００℃以下の温度に制御してアモ
ルファスシリコン膜を成膜する。
チャネル領域として真に必要な厚さは、１０〜１００人
と極めて薄い。しかし動作半導体層４をこのような厚さ
とすると、動作半導体層４形成後の工程において、動作
半導体層４表面にダメージを生しることから、オン電流
の低下など、特性が悪化することを避けられない。
と極めて薄い。しかし動作半導体層４をこのような厚さ
とすると、動作半導体層４形成後の工程において、動作
半導体層４表面にダメージを生しることから、オン電流
の低下など、特性が悪化することを避けられない。
そこで本発明の上記構成とすると、第１の半導体層４１
と、この第１の半導体層４１より光感性の低い第２の半
導体層４２を積層するので、第１の半導体層４１表面が
第２の半導体層４２により保護される。従って、第１の
半導体層４１をチャネル領域として必要な厚さのみとし
ても、チャネル領域表面にダメージが発生ずることを防
止でき、オン電流の低下を生じない。
と、この第１の半導体層４１より光感性の低い第２の半
導体層４２を積層するので、第１の半導体層４１表面が
第２の半導体層４２により保護される。従って、第１の
半導体層４１をチャネル領域として必要な厚さのみとし
ても、チャネル領域表面にダメージが発生ずることを防
止でき、オン電流の低下を生じない。
また、動作半導体層４がチャネル領域として必要な厚さ
以上の厚さを有すると、その必要以上の厚さの部分で、
光が入射した時フォトカレントが生起されるが、本発明
においては、チャネル領域としては不要な厚さに相当す
る第２の半導体層４２は、光感性が低いので、生起した
ホール・エレクトロンは、短時間で再結合して消滅する
。従って、フォトカレントを小さく抑えることができる
。
以上の厚さを有すると、その必要以上の厚さの部分で、
光が入射した時フォトカレントが生起されるが、本発明
においては、チャネル領域としては不要な厚さに相当す
る第２の半導体層４２は、光感性が低いので、生起した
ホール・エレクトロンは、短時間で再結合して消滅する
。従って、フォトカレントを小さく抑えることができる
。
このように本発明によれば、オン電流の減少を伴わずに
十分にフォトカレントを低減させることが可能である。
十分にフォトカレントを低減させることが可能である。
また、何ら複雑な製造工程を加える必要がなく、従って
、製造歩留りの低下を招くことはない。
、製造歩留りの低下を招くことはない。
以下本発明の一実施例を、図面を参照して説明する。
本実施例は第１図の要部断面図に示すように、ガラス基
板のような絶縁性基板１上に、Ｔｉ膜からなるゲート電
極２を形成し、ＳｉＮ膜のようなゲート絶縁膜３でこれ
を被覆し、その上に第１の半導体層４工として、厚さ約
１００人のａ−３ｉ層と、第２の半導体層４２として、
光感性の低いａ−３ｉ層を約１５０人の厚さに形成する
。
板のような絶縁性基板１上に、Ｔｉ膜からなるゲート電
極２を形成し、ＳｉＮ膜のようなゲート絶縁膜３でこれ
を被覆し、その上に第１の半導体層４工として、厚さ約
１００人のａ−３ｉ層と、第２の半導体層４２として、
光感性の低いａ−３ｉ層を約１５０人の厚さに形成する
。
更に、上記第２の半導体ＪＷ４２のチャネルの直上部に
当たる部分に、上部保護膜５を形成し、この上部保護膜
５の両側にコンタクト層６としてのｎ’ａ−３ｉ層と、
その上にＦｉ膜のような金属膜からなるソース電極７と
ドレイン電極８を形成した。
当たる部分に、上部保護膜５を形成し、この上部保護膜
５の両側にコンタクト層６としてのｎ’ａ−３ｉ層と、
その上にＦｉ膜のような金属膜からなるソース電極７と
ドレイン電極８を形成した。
上記第１の半導体層４１としてのａ−３ｉ層は、絶縁性
基板１の温度が約２００ ”ｃ以上の条件下で成膜する
ことにより、良好な膜質を有する膜とする。これに対し
、第２の半導体層４２としてのａＳｉ層は、例えば１２
０℃という低温で成膜することにより、光感性の低い膜
とし、フォトカレットが流れることを防止する。またこ
の第２の半導体層４２としてのａ−３ｉ層は、約１５０
人の厚さとしたことにより、」二層第１の半導体層４１
を充分に保護することができ、オン電流の低下を防止す
る。
基板１の温度が約２００ ”ｃ以上の条件下で成膜する
ことにより、良好な膜質を有する膜とする。これに対し
、第２の半導体層４２としてのａＳｉ層は、例えば１２
０℃という低温で成膜することにより、光感性の低い膜
とし、フォトカレットが流れることを防止する。またこ
の第２の半導体層４２としてのａ−３ｉ層は、約１５０
人の厚さとしたことにより、」二層第１の半導体層４１
を充分に保護することができ、オン電流の低下を防止す
る。
第２図にａ−３ｉ層中を流れるフォトカレントの成膜温
度に対する依存性を、また良好な膜質を有する第１のａ
−３ｉ層の厚さと、ソース・ドレイン間電流の関係を第
３図に示す。
度に対する依存性を、また良好な膜質を有する第１のａ
−３ｉ層の厚さと、ソース・ドレイン間電流の関係を第
３図に示す。
第２図に見られる如く、ゲート電圧Ｖｇが一２Ｖ、ソー
ス・トレイン間型ｊ丁Ｖ３゜が５Ｖのとき、ａ−３ｉ層
の成膜温度が凡そ１５０℃以下であれば、ＩＩＩ厚が２
５０入あってもフォトカレットはほぼ１０−” （Ａ
）以下に抑えることができる。
ス・トレイン間型ｊ丁Ｖ３゜が５Ｖのとき、ａ−３ｉ層
の成膜温度が凡そ１５０℃以下であれば、ＩＩＩ厚が２
５０入あってもフォトカレットはほぼ１０−” （Ａ
）以下に抑えることができる。
一方、成膜温度を例えば２８０℃とした膜質のよい第１
のａ−３ｉ層４１は、第３図に示すように、ゲート電圧
−２Ｖ、 ソース・ドレイン間電圧５Ｖを印加した時、
膜厚が１００人で１０−”（Ａ）である。
のａ−３ｉ層４１は、第３図に示すように、ゲート電圧
−２Ｖ、 ソース・ドレイン間電圧５Ｖを印加した時、
膜厚が１００人で１０−”（Ａ）である。
従って、第１のａ−３ｉ層４１の膜厚を１００Å以下と
し、第２のａ−３工層４２を１５０℃以下の温度で成膜
し、その厚さを含めた合計厚さが２５０Å以下であれば
、オフ電流を実用上の上限値の２ Ｘ １０−” （
Ａ）以下に抑えることができる。
し、第２のａ−３工層４２を１５０℃以下の温度で成膜
し、その厚さを含めた合計厚さが２５０Å以下であれば
、オフ電流を実用上の上限値の２ Ｘ １０−” （
Ａ）以下に抑えることができる。
第４図にこのような構成を有する本発明に係るａ−３ｉ
ＴＦＴのドレイン電流（Ｉ ｄ） −ゲート電圧（
Ｖｇ）特性を、従来構造のａ−３ｉＴＦＴと比較して示
す。
ＴＦＴのドレイン電流（Ｉ ｄ） −ゲート電圧（
Ｖｇ）特性を、従来構造のａ−３ｉＴＦＴと比較して示
す。
同図に示す本発明の構成を有するａ−３ｉＴＦＴは、第
１のａ−３ｉ層４１を約６０人、第１および第２のａ−
３ｉ層４１．４２の合計厚さを０ 約２５０人とし、これの特性を実線で示す。従来構造の
ａ−３ｉ ＴＦＴの特性は、動作半導体層の厚さを２
５０人としたものを破線で、６０人としたものを一点鎖
線で示す。
１のａ−３ｉ層４１を約６０人、第１および第２のａ−
３ｉ層４１．４２の合計厚さを０ 約２５０人とし、これの特性を実線で示す。従来構造の
ａ−３ｉ ＴＦＴの特性は、動作半導体層の厚さを２
５０人としたものを破線で、６０人としたものを一点鎖
線で示す。
同図に見られるように、本発明の構成では、オン電流は
第１のａ−３ｉ層４１を約６０人と薄くしでも、その上
に形成した第２のａ−３ｉ層４２との合計厚さを約２５
０人とすることにより、動作時のゲート電圧であるＩＯ
Ｖを印加した時に、１０−’ （Ａ＞以上となり、実用
上充分な値となり、しかも、オフ電流も小さい。
第１のａ−３ｉ層４１を約６０人と薄くしでも、その上
に形成した第２のａ−３ｉ層４２との合計厚さを約２５
０人とすることにより、動作時のゲート電圧であるＩＯ
Ｖを印加した時に、１０−’ （Ａ＞以上となり、実用
上充分な値となり、しかも、オフ電流も小さい。
一方従来構造では、動作半導体層を２５０人としたもの
は、破線で示すようにオン電流は充分に大きいが、オフ
電流も大きく、６０人としたものは一点鎖線で示すよう
に、オフ電流は充分に小さいが、オン電流も小さく、い
ずれも実用上問題がある。
は、破線で示すようにオン電流は充分に大きいが、オフ
電流も大きく、６０人としたものは一点鎖線で示すよう
に、オフ電流は充分に小さいが、オン電流も小さく、い
ずれも実用上問題がある。
以上述べた如く本実施例では、フォトカレントは従来の
ＴＰＴに比べて２桁以上低減しながら、オン電流は同等
であり、十分なオン／オフ比を得す ることかできる。
ＴＰＴに比べて２桁以上低減しながら、オン電流は同等
であり、十分なオン／オフ比を得す ることかできる。
上記一実施例では動作半導体層を２層構造とした例を説
明したが、動作半導体層は３層以上の多層膜であっても
よい。
明したが、動作半導体層は３層以上の多層膜であっても
よい。
また光感性の低い膜は、微量の不純物例えば酸素（０２
）、燐（Ｐ）、硼素（Ｂ）、砒素（Ａｓ〉、窒素（ＮＺ
） 、炭素（Ｃ）、ナトリウム（Ｎａ）、アルミニウ
ム（ＡＩ）などを含有させることによっても形成できる
。
）、燐（Ｐ）、硼素（Ｂ）、砒素（Ａｓ〉、窒素（ＮＺ
） 、炭素（Ｃ）、ナトリウム（Ｎａ）、アルミニウ
ム（ＡＩ）などを含有させることによっても形成できる
。
以上説明した如く本発明によれば、オン電流の低下を伴
わずにフォトカレントを２桁以上低減することができる
。また本発明では製造工程を増やす必要がなく、製造上
の歩留りを下げることはない。
わずにフォトカレントを２桁以上低減することができる
。また本発明では製造工程を増やす必要がなく、製造上
の歩留りを下げることはない。
【図面の簡単な説明】
第１図は本発明の一実施例のＴＰＴマトリクスの構造、
第２図はａ−３ｉ層の成ＩＩ！温度とフォトカレント、
第３図はａ−３ｉ層膜厚とソース・ドレイン間電流、
第４図は本発明に係るａ−３ｉ Ｔ’ＦＴのドレイン
電流−ゲート電圧特性、 第５図は従来のＴＰＴマトリクスの構造を示す図である
。 図において、１は絶縁性基板、２はゲート電極、３はゲ
ート絶縁膜、４は動作半導体層、４１は第１の半導体層
、４２は第２の半導体層、５は上部保護膜、６はコンタ
クト層、７はソース電極、８はドレイン電極を示す。
電流−ゲート電圧特性、 第５図は従来のＴＰＴマトリクスの構造を示す図である
。 図において、１は絶縁性基板、２はゲート電極、３はゲ
ート絶縁膜、４は動作半導体層、４１は第１の半導体層
、４２は第２の半導体層、５は上部保護膜、６はコンタ
クト層、７はソース電極、８はドレイン電極を示す。
Claims (6)
- （１）絶縁性基板（１）上に画素対応にマトリクス状に
配列された薄膜トランジスタの動作半導体層（４）が、 ゲート絶縁膜（３）を介してゲート電極（２）と対向す
る第１の半導体層（４１）と、該第１の半導体層とソー
ス電極（７）およびドレイン電極（８）との間に、該第
１の半導体層より光感性の低い第２の半導体層（４２）
とを含む積層膜であることを特徴とする薄膜トランジス
タマトリクス。 - （２）前記第１の半導体層をアモルファスシリコン層と
し、且つ前記第２の半導体層が前記アモルファスシリコ
ン層より光感性の低いアモルファスシリコン層としたこ
とを特徴とする請求項１記載の薄膜トランジスタマトリ
クス。 - （３）前記第１の半導体層の膜厚を、略１０Åないし略
１００Åとしたことを特徴とする請求項１記載の薄膜ト
ランジスタマトリクス。 - （４）第２の半導体層（４２）が、第１の半導体層（４
１）としてのアモルファスシリコン層より含有不純物濃
度の高いアモルファスシリコン層であることを特徴とす
る請求項１記載の薄膜トランジスタマトリクス。 - （５）絶縁性基板（１）を略２００℃以上の温度に加熱
した状態でアモルファスシリコン膜を成膜して第１の半
導体層（４１）を形成することを特徴とする請求項１記
載の薄膜トランジスタマトリクスの製造方法。 - （６）絶縁性基板（１）を略２００℃以下の温度に制御
してアモルファスシリコン膜を成膜し第２の半導体層（
４２）を形成することを特徴とする請求項１記載の薄膜
トランジスタマトリクスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22403889A JP2867457B2 (ja) | 1989-08-29 | 1989-08-29 | 薄膜トランジスタマトリクスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22403889A JP2867457B2 (ja) | 1989-08-29 | 1989-08-29 | 薄膜トランジスタマトリクスの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0385767A true JPH0385767A (ja) | 1991-04-10 |
| JP2867457B2 JP2867457B2 (ja) | 1999-03-08 |
Family
ID=16807623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22403889A Expired - Fee Related JP2867457B2 (ja) | 1989-08-29 | 1989-08-29 | 薄膜トランジスタマトリクスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867457B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6545319B2 (en) | 2000-12-21 | 2003-04-08 | Koninklijke Philips Electronics N.V. | Thin film transistors |
| CN116152866A (zh) * | 2022-10-26 | 2023-05-23 | 友达光电股份有限公司 | 感测电路及像素电路 |
-
1989
- 1989-08-29 JP JP22403889A patent/JP2867457B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6545319B2 (en) | 2000-12-21 | 2003-04-08 | Koninklijke Philips Electronics N.V. | Thin film transistors |
| CN116152866A (zh) * | 2022-10-26 | 2023-05-23 | 友达光电股份有限公司 | 感测电路及像素电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2867457B2 (ja) | 1999-03-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |